【文章內(nèi)容簡介】 A/D轉(zhuǎn)換器（ analog digital converter 簡稱 ADC）是將輸入的模擬電壓或電流轉(zhuǎn)換成數(shù)字量的器件或設(shè)備，即能把被控對象的各種模擬信息變成計算機可以識中北大學 2020 屆畢業(yè)設(shè)計說明書 第 14 頁 共 44 頁 別的數(shù)字信息，它是模擬系統(tǒng)與數(shù)字系統(tǒng)或計算機之間的接口。在這里選用的是ADC0809，下面就介紹 ADC0809。 ADC0809 是 CMOS 的 8位模 /數(shù)轉(zhuǎn)換器，采用逐次逼近原理進行 A/D 轉(zhuǎn)換，芯片內(nèi)有模擬多路轉(zhuǎn)換開關(guān)和 A/D 轉(zhuǎn)換兩大部分，可對 8 路 0～ 5V 的輸入模擬電壓信號分時進行轉(zhuǎn)換。 圖 32 ADC0809 管腳圖 管腳功能說明： IN0－ IN7：模擬量輸 入通道。就是說它可以分時地分別對八個模擬量進行測量轉(zhuǎn)換 ；ADDA－ C：地址線。也就是通過這三根地址線的不同編碼來選擇對哪個模擬量進行測量轉(zhuǎn)換 ； ALE：地址鎖存允許信號。在低電平時向 ADDA－ C 寫地址，當 ALE 跳至高電平后 ADDA－ C上的數(shù)據(jù)被鎖存 ； START：啟動轉(zhuǎn)換信號。當它為上升沿后，將內(nèi)部寄存器清 0。當它為下降沿后，開始 A/D 轉(zhuǎn)換 ； D0－ D7：數(shù)據(jù)輸出口。轉(zhuǎn)換后的數(shù)字數(shù)據(jù)量就是從這輸出的 ； OE：輸出允許信號，是對 D0－ D7 的輸出控制端， OE＝ 0，輸出端呈高阻態(tài)， OE＝ 1，輸出轉(zhuǎn)換得到的數(shù)據(jù) ； CLOCK：時種信號。 ADC0809 內(nèi)部沒有時鐘電路，需由外部提供時鐘脈沖信號。一般為 500KHz； EOC：轉(zhuǎn)換結(jié)束狀態(tài)信號。 EOC＝ 0，正在進行轉(zhuǎn)換。 EOC＝ 1，轉(zhuǎn)換結(jié)束，可以進行下一步輸出操作 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 15 頁 共 44 頁 REF(+)、 REF()：參考電壓。參考電壓用來與輸入的模擬量進行比較，作為測量的基準。一般 REF(=)＝ 5v REF()＝ 0V。 時序圖如圖 33所示： 圖 33： ADC0809 工作時序圖 它的工作過程 為： ① 在 IN0－ IN7 上可分別接上要測量轉(zhuǎn)換的 8路模擬量信號 ； ② 將 ADDA－ ADDC 端給上代表選擇測量通道的代碼。如 000(B)則代表通道 0； 001(B)代表通道 1； 111 則代表通道 7； ③ 將 ALE 由低電平置為高電平，從而將 ADDA－ ADDC 送進的通道代碼鎖存，經(jīng)譯碼后被選中的通道的模擬量送給內(nèi)部轉(zhuǎn)換單元 ； ④ 給 START 一個正脈沖。當上升沿時，所有內(nèi)部寄存器清零。下降沿時，開始進行A/D轉(zhuǎn)換；在轉(zhuǎn)換期間， START 保持低電平 ； ⑤EOC 為轉(zhuǎn)換結(jié)束信號。在上述的 A/D 轉(zhuǎn)換期間，可以對 EOC 進行不斷測量，當 EOC為高電平時，表明轉(zhuǎn)換工作結(jié)束。否則，表明正在進行 A/D轉(zhuǎn)換 ； ⑥ 當 A/D 轉(zhuǎn)換結(jié)束后，將 OE 設(shè)置為 1，這時 D0－ D7 的數(shù)據(jù)便可以讀取了。 OE＝ 0，D0－ D7輸出端為高阻態(tài)， OE＝ 1， D0－ D7端輸出轉(zhuǎn)換的數(shù)據(jù) [11]。 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 16 頁 共 44 頁 數(shù)模轉(zhuǎn)換電路 圖 34 數(shù)模轉(zhuǎn)換電路 當傳感器所處環(huán)境中存在甲烷氣體時，傳感器的電導(dǎo)率隨空氣中甲烷氣體濃度的增加而增大，輸出的電壓值送入 IN0輸入端，由于 MQ4的模擬輸出量在 05V，所以不用對信號進行放大處理。 ADDA、 ADDB、 ADDC 三條地址線接地使 ADC0809只對 IN0 輸入端進行信息采集。而 IN0端輸入 的電壓值隨著環(huán)境中甲烷濃度的變化而變化， ADC0809 對輸入的電壓進行采樣、保持、量化、編碼最后輸出為 8位二進制數(shù)，然后送入 FPGA 進行數(shù)據(jù)處理。同時 ALE、 ENABLE、 START、 CLOCK 接 FPGA，F(xiàn)PGA 為 ADC0809 提供地址鎖存信號、輸出允許控制信號、啟動控制信號和時鐘信號。由于 危險情況下（甲烷濃度為 %）電壓輸出值為 ，所以經(jīng)過 AD 轉(zhuǎn)換得此時 ADC0809 的輸出為 10111001。 無線傳輸模塊設(shè)計 本文中的無線數(shù)據(jù)傳輸模塊采用 PTR2020，因為它是目前集成度 較高的無線收發(fā)產(chǎn)品，其接受和發(fā)送合為一體，具有兩個頻道，可滿足多信道工作的場合。 其硬件結(jié)構(gòu)框圖如圖 35 所示。 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 17 頁 共 44 頁 圖 35 無線數(shù)據(jù)傳輸模塊硬件結(jié)構(gòu)框圖 其工作模式包括工作頻道的設(shè)置和發(fā)送、接收、待機狀態(tài)，由 TXEN、 CS、 PWR引腳共同決定，其工作模式設(shè)置如表 31所示。 表 31 PTR2020 工作模式設(shè)置 引腳引入電平 模塊工作狀態(tài) TXEN CS PWR 工作頻道 工作狀態(tài) 0 0 1 1 接收 0 1 1 2 接收 1 0 1 1 發(fā)射 1 1 1 2 發(fā)射 X X 0 發(fā)射 由上圖得： 由于模塊不同的工作模式，可以設(shè)置不同的引腳輸入電平得到不同的工作模式，可以由此設(shè)置讓 PTR2020 無線傳輸模塊工作于接收或放射狀態(tài)。PTR2020 模塊的 TXEN=1，接到 VCC 上， PTR2020 出于發(fā)射狀態(tài)；如果 TXEN=0，接到GND上， PTR2020 出于接收狀態(tài)。 PTR2020 的 CS 引腳和 GND 連接，即使固定通訊頻道為頻道 1。 PTR2020 的 PWR 引腳連接到 VCC 上，使 PTR2020 的固定工作 在正常狀態(tài)。具體的連接圖如圖 36 和圖 37所示。 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 18 頁 共 44 頁 圖 36 接收端 PTR2020 連接圖 圖 37 發(fā)射端 PTR2020 連接圖 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 19 頁 共 44 頁 LED 顯示電路設(shè)計 發(fā)光二極一般是砷化鎵半導(dǎo)體二極管，在發(fā)光二極管兩端加上正向電壓，則發(fā)光二極管發(fā)光。數(shù)碼管是由若干發(fā)光二極管組合而成的，有共陰極和共陰極兩種結(jié)構(gòu)形。 8段共陰極數(shù)碼管由 a、 b、 c、 d、 e、 f、 g、 d、 g 這 8 個發(fā)光二 極管組成。把 8 個發(fā)光二極管的陰極連接在一起構(gòu)成共陰極端，接進電路時，共陰極端接地，給要發(fā)光顯示的二極管的陽極端接高電平可使該二極管導(dǎo)通點亮。如圖 38所示。 圖 38 LED 顯示電路 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 20 頁 共 44 頁 報警電路設(shè)計 采用電磁式蜂鳴器作為聲音報警的發(fā)聲器件，其工作原理為：電磁式蜂鳴器由振蕩器、電磁線圈、磁鐵、振動膜片及外殼等組成。接通電源后，振蕩器產(chǎn)生的音頻信號電流通過電磁線圈，使電磁線圈產(chǎn)生磁場。振動膜片在電磁線圈和磁鐵的相互作用下，周 期地振動發(fā)聲，當瓦斯?jié)舛瘸^閾值時， FPGA 輸出低電平使 PNP 型三極管導(dǎo)通，蜂鳴器兩端腳產(chǎn)生壓差，從而發(fā)出聲音報警信號。 其具體連接方法如圖 39所示 。 圖 39 報警電路 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 21 頁 共 44 頁 4 系統(tǒng)軟件設(shè)計 軟件部分的總體設(shè)計流程圖如下： 圖 41 軟件設(shè)計流程圖 工作原理 :當傳感器完成預(yù)熱后，調(diào)用 A/D轉(zhuǎn)換子程序進行 數(shù)據(jù)采集，然后進行數(shù)據(jù)處理，當數(shù)據(jù)處理完畢后，就進行串口通信，將數(shù)據(jù)通過串口送出，最后送至PTR2020 無線傳輸模塊進行發(fā)射，然后再次進行串口通信，接收來自無線接收模塊 開始 系統(tǒng)初始化 調(diào)用 A/D 轉(zhuǎn)換子程序 報警 數(shù)據(jù)處理 數(shù)據(jù)處理 接收 PTR2020數(shù)據(jù) 顯示濃度 PTR2020 模塊發(fā)送數(shù)據(jù) 結(jié)束 超過閾值 N Y 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 22 頁 共 44 頁 PTR2020 的數(shù)據(jù)，然后將數(shù)據(jù)送入 FPGA 進行數(shù)據(jù)處理，經(jīng)處理后，將瓦斯?jié)舛蕊@示在數(shù)碼管上，比較瓦斯?jié)舛?，確定是否大于設(shè)定的濃度閾值，若大于，則進行報警，否則返回執(zhí)行。 PTR2020 無線傳輸模塊 無線傳輸?shù)能浖O(shè)計包括發(fā)射端和接收端兩部分，兩部分軟件相互配合，設(shè)置各自的 PTR2020 模塊的工作狀態(tài)。 PTR2020 模塊程序設(shè)計 發(fā)射端和接收端軟件配合設(shè)置 PTR2020 的狀態(tài) (發(fā)射或接收 )，選擇固定的通信頻道 1(CS=0)， 并讓 PTR2020 模塊一直處于正常工作狀態(tài) (PWM=1)。無線傳輸實現(xiàn)過程如下： (1)發(fā)送在發(fā)送數(shù)據(jù)之前，應(yīng)將 PTR2020 模塊置于發(fā)射模式，即 TXEN=1。然后等待至少后 5ms(接收到發(fā)射的切換時間 )才可發(fā)射數(shù)據(jù)。發(fā)送結(jié)束后，應(yīng)將模塊置于接收狀態(tài)，即 TXEN=0； (2)接收應(yīng)將 PTR2020 置于接收模式，即 TXEN=0。當發(fā)射端發(fā)送時，接收端應(yīng)為接收。 串行無線傳 輸協(xié)議設(shè)計 無線通信中，由于外部環(huán)境的干擾，通常誤碼率較高，因此通信協(xié)議的設(shè)計對保證通信的可靠性十分重要。協(xié)議的設(shè)計主要是幀結(jié)構(gòu)的設(shè)計，在該無線通信系統(tǒng)中，存在指令幀和數(shù)據(jù)幀。 數(shù)據(jù)幀的內(nèi)容包括起始字節(jié)、數(shù)據(jù)長度字節(jié)、數(shù)據(jù)字節(jié)、結(jié)束字節(jié)和校驗 和 字節(jié)，如表 41 所示。 表 41 數(shù)據(jù)幀設(shè)置 起始字節(jié) 數(shù)據(jù)長度字節(jié) 數(shù)據(jù)字節(jié) 校驗和字節(jié) 接收字節(jié) 1字節(jié) 1字節(jié) N字節(jié) 1字節(jié) 1字節(jié) 采用校驗和的方法進行幀的校驗，將所有字節(jié)相加，然后將結(jié)果截短到所需的位長。發(fā)射端對待發(fā)送的數(shù)據(jù)進行校驗和計算 ，將校驗和值放在數(shù)據(jù)后一起發(fā)送；在接收端，對接收到的數(shù)據(jù) 進行校驗和計算，然后與收到的校驗和字節(jié)比較，進行誤碼判斷 [13]。 中北大學 2020 屆畢業(yè)設(shè)計說明書 第 23 頁 共 44 頁 程序流程圖如圖 42 所示。 圖 42 PTR2020 無線傳輸流程圖 發(fā)射端程序設(shè)計 圖 43 發(fā)射端模塊 此模塊是模擬 PTR2020 發(fā)射端的。 CS、 txen 和 pwm 三個引腳控制其工作狀態(tài)。中北大學 2020 屆畢業(yè)設(shè)計說明書 第 24 頁 共 44 頁 當 CS=0， pwr=1， txen=1 時處于發(fā) 射狀態(tài)。由于數(shù)據(jù)輸入是并行輸入，輸出是串行輸出，所以需要編寫一個并行轉(zhuǎn)串行的程序。 txmit_over 是發(fā)送結(jié)束標志，發(fā)送結(jié)束后 txmit_over=1。 程序如下： LIBRARY IEEE。 USE 。 use 。 ENTITY fashe_module IS PORT(clk,reset:IN STD_LOGIC。 clock and reset txd_data: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。parell data input a:IN STD_LOGIC。start fasong cs,txen,pwm:out std_logic。 txd:OUT STD_LOGIC。serial output txmit_over:OUT STD_LOGIC )。zhishi:fasong wanbi END fashe_module 。 ARCHITECTURE rtl OF fashe_module IS TYPE state IS (start, trans_state, trans_done)。 SIGNAL current_state:state:=start。 signal clk_co:std_logic。5fenpin shuchu SIGNAL start_trans:STD_LOGIC。 kaishi chuanshu SIGNAL counter,clk_1x_counter,clk_2x_counter:INTEGER RANGE 0 TO 15。 SIGNAL clk_2x:std_logic_vector(2 downto 0)。 SIGNAL clk_1x:STD_LOGIC。 SIGNAL txd_counter:INTEGER RANGE 0 TO 15。 SIGNAL txd_over: