【正文】 助設(shè)計）、 CAM（計算機輔助制造）、 CAT（計算機輔助測試）、和 CAE（計算機輔助工程）的概念發(fā)展而來的。 EDA 技術(shù)就是以計算機為工作平臺、以 EDA 軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計語言、以 ASIC（ Application Specific Integrated Circuits）為實現(xiàn)載體的電子產(chǎn)品自動化設(shè)計過程。 設(shè)計者在 EDA 軟件平臺上，用硬件描述語言 HDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下 載等工作。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 現(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計 、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 集成電路技術(shù)的發(fā)展不斷給 EDA 技術(shù)提出新的要求，對 EDA 技術(shù)的發(fā)展起了巨大的推動作用。從 20 世紀 60 年代中期開始，人們就不斷地開發(fā)出各種計算機輔助設(shè)計工具來幫助設(shè)計人員進行集成電路和電子系統(tǒng)的設(shè)計。 20 世紀 70到 80 年代， EDA 技術(shù)經(jīng)歷了 CAD 階段；進入了 20 世紀 80 年代以后， EDA 發(fā)展進入了 CAE 階段；而到了 90 年代以后，就進入了 ESDA 階段。 20 世紀 90 年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法 、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，基于 FPGA 的光柵尺四細分電路設(shè)計與研究 22 已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了 EDA 技術(shù)的迅速發(fā)展。 總的來說，現(xiàn)代 EDA 技術(shù)的基本特征是采用高級語言描述，具有系統(tǒng)級仿真和綜合能力。它主要采用并行工程和“自頂向下”的設(shè)計方法，使開發(fā)者從一開始 就要考慮到產(chǎn)品生成周期的諸多方面，包括質(zhì)量、成本、開發(fā)時間及用戶的需求等，然后從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級進行仿真、糾錯、并用 VHDL、 Verilong HDL、 ABEL 等硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證，然后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以使印刷電路板或?qū)Ｓ眉呻娐?[34]。近幾年來，硬件描述語言等設(shè)計數(shù)據(jù)格式的逐步標準化，不同設(shè)計風(fēng)格和應(yīng)用的要求導(dǎo)致各具特色的 EDA 工具被集成在同一個工作站上，從而使 EDA 框架日趨標準化。 FPGA 概述 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL （ 可 編 程 陣 列 邏 輯 ）、 GAL （ 通 用 陣 列 邏 輯 ）、 EPLD （電可編程邏輯器件）等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的 一種版定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件們電路數(shù)有限的缺點。 目前 FPGA 的品種很多，有 XILINX 公司的 Spartan、 Vertex 系列、 ALTERA公司的 FIEX 系列、 Actel 公司的 ProASIC 系列以及 TI 公司的 TPC 系列等。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 FPGA 的基本特點主要有： (1)采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (2)FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 (3)FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。 基于 FPGA 的光柵尺四細分電路設(shè)計與研究 23 (4)FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 (5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 FPGA 是由存放在片內(nèi) RAM（隨機存儲器） 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時， FPGA 芯片將 EPROM（可擦除只讀存儲器） 中數(shù)據(jù)讀入片內(nèi)編程RAM 中，配置完成后， FPGA 進入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用 。 FPGA 的編程無須專用的 FPGA編程器，只須用通用的 EPROM、 PROM（可編程只讀存儲器） 編程器即可。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編 程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活 [35]。 FPGA 是在 PAL、 GAL 等邏輯器件愛你的基礎(chǔ)之上發(fā)展起來的，同以往的PAL、 GAL 等相比較， FPGA 的規(guī)模比較大，它可以替代幾十甚至幾千塊通用 IC芯片。可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 還具有眾多的優(yōu)點： (1)集成度高。隨著超大規(guī)模集成電路工藝的不斷提高，單一芯片內(nèi)已可容納上百萬個晶體管，這使得 FPGA 芯片所能實現(xiàn)的功能也越來越強，同時可以實現(xiàn)系統(tǒng)集成。 (2)可以重新配置。用戶可以反復(fù)的 編程、擦除、使用或者在不動外圍電路的情況下用不同軟件即可實現(xiàn)不同的功能。 (3)擁有最優(yōu)化的資源。 FPGA 軟件包中有各種輸入工具、仿真工具、版圖設(shè)計工具和編程器等全線產(chǎn)品，電路設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 Verilog HDL 簡介 Verilog HDL 是當前世界上應(yīng)用最廣泛的硬件描述語言之一，有數(shù)以萬計的工程師正在使用 Verilog HDL 設(shè)計數(shù)字電路 ,它允許工程師從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模 .被建模的數(shù)字系統(tǒng)對象 的復(fù)雜性可以介基于 FPGA 的光柵尺四細分電路設(shè)計與研究 24 于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 1981 年 Gateway Automation(GDA)硬件描述語言公司成立。 1983 年該公司的 Philip Moorby 首創(chuàng)了 Verilog HDL， Moorby 后來成為 Verrlog HDLXL的主要設(shè)計者和 Cadence 公司的第一合伙人。 19841985 年 Moorby 設(shè)計出第一個關(guān)于Verilog HDL 的仿真器。 1986 年 Moorby 對 Verilog HDL 的發(fā)展又做出另一個巨大的貢獻，提出了用于快速門級仿真的 XL算法。隨著 Verilog HDLXL的成功，Verilog HDL 語言得到迅速發(fā)展。 1987 年 Synonsys 公司開始使用 Verilog HDL行為語言作為綜合工具的輸入。 1989 年 Cadence 公司收購了 Gateway 公司，Verilog HDL 成為 Cadence 公司的私有財產(chǎn)。 1990 年初 Cadence 公司把 Verilong HDL 和 Verilong HDLXL 分開，并公開發(fā)布了 Verilog OVI（ Open Verilog HDL International）組織負責(zé) Verilog HDL 的發(fā)展， OVI 由 Verilog HDL 的使用和 CAE 供應(yīng)商組成，制定標準。 1993 年，幾乎所有 ASIC 廠商都開始支持 Verilog HDL，并且認為 Verilog HDLXL 是最好的仿真器。同時，OVI 推出 版本的 Verilong HDL 規(guī)范， IEEE 接收將 OVI 的 Verilong 作為 IEEE 標準的提案。 1995 年 12 月， IEEE 制定了 Verilong HDL的標準 IEEE13641995。 Verilog HDL 的最大特點就是易學(xué)易用，如果有 C 語言的編程經(jīng)驗，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因 而可以把 Verilog HDL 內(nèi)容安排在與 ASIC 設(shè)計等相關(guān)課程內(nèi)部進行講授，由于 HDL 語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路的經(jīng)驗。與之相比， VHDL 的學(xué)習(xí)要困難一些。但 Verilog HDL 較自由的語法，也容易造成初學(xué)者犯一些錯誤，這一點要注意。 用 Verilog HDL 進行電子系統(tǒng)設(shè)計有很多優(yōu)點： 第一，能將電子系統(tǒng)在不同的抽象層次上進行精確而簡練的描述。一個電子系統(tǒng)的描述通常將它們歸納為系統(tǒng)級、行為級、 RTL 級、邏輯門級、開關(guān)級五個層次，除了系統(tǒng)層次的高級語言 與 HDL 語言之間的轉(zhuǎn)化工具尚處在不斷完善過程中，其余的四個層次中 HDL 語言都能很好地加以描述。 第二，能在每個抽象層次的描述上對設(shè)計中的系統(tǒng)進行模擬驗證。模擬驗證能力是硬件描述語言進行電子系統(tǒng)設(shè)計的最重要優(yōu)點之一。它能在電子系統(tǒng)設(shè)計基于 FPGA 的光柵尺四細分電路設(shè)計與研究 25 與制造的各個階段及時發(fā)現(xiàn)可能存在的設(shè)計錯誤，從而保證整個設(shè)計過程的正確性；另外通過仿真才能反映出目標系統(tǒng)性能的好壞，是實現(xiàn) EDA 工具中各類優(yōu)化設(shè)計技術(shù)的基礎(chǔ)和保證。 第三，較高層次的 HDL 描述與具體工藝實現(xiàn)無關(guān)，便于標準化與發(fā)展可重用設(shè)計技術(shù)。 第四，推動 EDA 設(shè)計技術(shù)及整個電子 行業(yè)的快速發(fā)展。 Bottomup 與 Topdown 設(shè)計方法 隨著 EDA 技術(shù)的發(fā)展，使用硬件語言（ HDL）進行 FPGA 設(shè)計已經(jīng)成為主流。目前最主要的硬件描述語言室 VHDL 和 Verilog HDL。 VHDL 發(fā)展的較早并且語法嚴格，而 Verilog HDL是在 C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法自由。兩者相比， VHDL 的書寫規(guī)則比 Verilog HDL 煩瑣一些，本論文中應(yīng)用的是 Verilog HDL 語言， 這種硬件描述語言允許用戶在不同的層次上對電路進行建模，這些層次從門級、寄存器傳輸級 、行為級直至算法級。 在進行傳統(tǒng)的電路設(shè)計時，一個系統(tǒng)硬件設(shè)計的實現(xiàn)過程是從選擇具體的元器件開始的，用這些元器件首先通過邏輯電路設(shè)計，完成系統(tǒng)中各獨立功能模塊的設(shè)計，再把這些功能模塊連接遲來，總裝成整個的硬件系統(tǒng)。上述的整個過程是從最低層設(shè)計開始，因而稱之為自底向上的設(shè)計過程（ Bottomup）。 硬件描述語言可以在各個抽象層次上實現(xiàn)對電子系統(tǒng)的描述，而且借助于 EDA設(shè)計工具，可以實現(xiàn)從高一層次到低一層次的轉(zhuǎn)換（或映射），這就使得自頂向下的設(shè)計過程得以實現(xiàn)（ Topdown）。在設(shè)計的最頂層， Verilog HDL 把整個系統(tǒng)看成是包含輸入輸出端口的單個模塊，并在系統(tǒng)級層次上對其性能進行行為描述，再通過系統(tǒng)級模擬，對其性能進行優(yōu)化或取舍。這個系統(tǒng)級模塊又進一步被劃分為各個子功能模塊，每一個模塊可以進行針對該模塊功能的進一步細化了的行為描述，同時進行相關(guān)的行為級模擬，以驗證各個模塊的功能與性能，最后通過 EDA 工具提供的邏輯綜合軟件，自動地將其綜合到特定工藝庫，完成整個的前端設(shè)計工程 [36]。 采用 Topdown 設(shè)計方法的優(yōu)點是顯而易見的，由于整個設(shè)計是從系統(tǒng)頂層開始的，結(jié)合模擬手段，就可以從一開始就掌握所實 現(xiàn)目標系統(tǒng)的性能狀況，結(jié)合應(yīng)用領(lǐng)域的具體要求，通過調(diào)整設(shè)計方案，直接著手進行性能優(yōu)化或折衷取舍。基于 FPGA 的光柵尺四細分電路設(shè)計與研究 26 本設(shè)計采用的正是 Topdown 這種設(shè)計方法。 Verilog HDL 對硬件電路的描述 用 Verilog HDL進行硬件設(shè)計的過程實質(zhì)上是把構(gòu)成硬件系統(tǒng)的各功能模塊進行 Verilog 描述，這種描述可以是行為描述，也可以是結(jié)構(gòu)描述，前者側(cè)重刻畫模塊所具有的行為特征，后者側(cè)重反映模塊內(nèi)部的具體結(jié)構(gòu)。通常一個硬件胸膛那個是由多個不同的功能模塊所組成的，因而總會存在這樣一個模塊，它用結(jié)構(gòu)描述的方法，將構(gòu)成硬件 系統(tǒng)的所有功能模塊連接起來，這個模塊就是系統(tǒng)的頂層模塊。相對于頂層模塊，其它的模塊就是低一層次的模塊。在對低一層次的模塊進行描述時，如果有必要，可以同樣用結(jié)