基于fpga的誤碼率測試與研究-wenkub
2022-11-28 21:56:07 本頁面
【正文】 設(shè)計(jì) 134．1．3誤碼插入模塊的設(shè)計(jì) 134．1．4偽隨機(jī)碼同步模塊的設(shè)計(jì) 142單片機(jī)部分的設(shè)計(jì) 15 15 16五、 系統(tǒng)調(diào)試 181 誤碼率測試的FPGA仿真調(diào)試 182 單片機(jī)的調(diào)試 19六、 課程設(shè)計(jì)總結(jié) 19七、 參考文獻(xiàn) 20八、 附錄 21一、 設(shè)計(jì)任務(wù)及內(nèi)容課題的任務(wù)是數(shù)字通信系統(tǒng)中需要誤碼率在線測試單元，要求能夠?qū)崟r顯示接收數(shù)據(jù)的誤碼率。二、 設(shè)計(jì)方案1系統(tǒng)需求分析經(jīng)過分析，整個設(shè)計(jì)由兩個獨(dú)立的子系統(tǒng)：發(fā)送子系統(tǒng)和接收子系統(tǒng)構(gòu)成。誤碼插入模塊； 接口電平轉(zhuǎn)換模塊 ． ●接口碼型譯碼模塊 LCD信息輸出模塊 采用這種收發(fā)系統(tǒng)分開的結(jié)構(gòu)方式可以方便地進(jìn)行單程誤碼測試和環(huán)路誤碼測試，使得測試系統(tǒng)的應(yīng)用范圍更大更靈活。在FPGA芯片中可以采用隨機(jī)窗口滑動比較技術(shù)來解決偽隨機(jī)碼同步問題。誤碼率在線測試電路也是整個系統(tǒng)的核心單元，這部分主要用FPGA來實(shí)現(xiàn)。FPGA器件具有下列優(yōu)點(diǎn)：高密度、高速度、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗(yàn)證。2誤碼率發(fā)送子系統(tǒng)的設(shè)計(jì) 發(fā)送系統(tǒng)是誤碼儀的測試碼元發(fā)送端，主要完成以下幾個功能。lq序列發(fā)生模塊的主要功能是根據(jù)用戶的速率要求產(chǎn)生測試序列一一m序 列。也就是在發(fā)送序列中插入固定頻率的誤碼信號，然后在接收端檢測這些誤碼，最后可以將檢測的結(jié)果與發(fā)送端 己插入誤碼率進(jìn)行比較，以判斷通信系統(tǒng)的誤碼性能。原理圖見附錄二：系統(tǒng)硬件原理圖(2)接收系統(tǒng)原理圖，相應(yīng)的PCB圖見附錄三：系統(tǒng)硬件PCB圖(2)接收系統(tǒng)PCB。本地序列同步模塊 在位時鐘的控制下產(chǎn)生本地偽隨機(jī)序列，本地偽隨機(jī)序列與偽隨機(jī)碼序列產(chǎn) 生器的發(fā)送序列是完全一樣的碼型。當(dāng)截取的段中序列對應(yīng)位狀態(tài)不一致，即狀態(tài)不同步時，電路產(chǎn)生一個控制信號，通過?？蹠r鐘電路扣除一個時鐘脈沖。當(dāng)序列達(dá)到同步時，同步保護(hù)電路開始起作用。序列比較模塊 序列比較模塊用于比較檢驗(yàn)序列與測試序列的一致性。完成了序列比較后，序列比較模塊將實(shí)時地把傳輸?shù)目偞a元數(shù)和誤碼數(shù)傳送給單片機(jī)。7 . I S P （在系統(tǒng)可編程）/ I A P （在應(yīng)用可編程），無需專用編程器/ 仿真器可通過串口（）直接下載用戶程序，8K 程序3 秒即可完成一片8. EEPROM 功能9. 看門狗 專用復(fù)位電路（D 版本才有），外部晶體20M 以下時，可省外部復(fù)位電路 圖3 STC89LE52芯片引腳圖引腳介紹：主電源引腳Vss和Vcc① Vss接地② Vcc正常操作時為+5伏電源外接晶振引腳XTAL1和XTAL2① XTAL1內(nèi)部振蕩電路反相放大器的輸入端，是外接晶體的一個引腳。控制或與其它電源復(fù)用引腳RST/VPD，ALE/ ， 和 /Vpp① RST/VPD④ /Vpp 、輸入/輸出引腳P0、PP2和P3口～（1～8腳）： 8位準(zhǔn)雙向I/O口。2復(fù)位電路的設(shè)計(jì) 圖4 復(fù)位電路圖4中S2C1R17構(gòu)成復(fù)位電路是較為簡單的上電復(fù)位模式，該電路具有上電自動復(fù)位和手動復(fù)位功能。采用這種復(fù)位電路可以避免以下兩種不利現(xiàn)象： (1)電源二次開關(guān)間隔太短時，復(fù)位不可靠； (2)當(dāng)電源電壓中有浪涌現(xiàn)象時，可能在浪涌消失后不能產(chǎn)生復(fù)位脈沖。振蕩頻率FOSC主要由石英晶體的頻率確定，不同型號的產(chǎn)品．可選的頻率范圍有所不同。在PCB設(shè)計(jì)的時候應(yīng)該注意該部分的電路與單片機(jī)緊緊相靠，這樣以保證時鐘的穩(wěn)定性。其他的I／O口雖然內(nèi)部具有上拉電阻，但是驅(qū)動能力比較微弱，因此也加接上上拉電阻用來加強(qiáng)I／OD的驅(qū)動能力。LED顯示器的控制方式有靜態(tài)顯示和動態(tài)顯示。所以從宏觀上看起來是所有器件在工作。[9]四、 系統(tǒng)軟件設(shè)計(jì)1 FPGA部分的設(shè)計(jì)4．1．1誤碼檢測電路的設(shè)計(jì)在通信系統(tǒng)中具有獨(dú)特的幀結(jié)構(gòu)，\s，其中同步頭為連續(xù)7個128位的偽隨即碼。在隨后的128個時鐘作用下，將128位移位寄存器中的數(shù)據(jù)經(jīng)開關(guān)電路2串行移入64K主計(jì)數(shù)器和48位輔助計(jì)數(shù)器，遇“1”記一次數(shù)，遇“0”不記數(shù)，當(dāng)記到128個時鐘后，再將下一個128位偽隨即碼進(jìn)行“異或”處理后讀入128位移位寄存器中，然后再一次進(jìn)行誤碼記數(shù)。w3信號的作用就是為了保證只有第一個128位偽隨即碼的同步頭起作用，防止第二個到第七個128位偽隨即碼和數(shù)據(jù)中的偽同步頭起作用而設(shè)計(jì)的。 一個n級反饋移存器町能產(chǎn)生的最長周期等于(2n_1)。 本誤碼儀采用2“一1比特偽隨機(jī)碼進(jìn)行測試。 圖8 誤碼插入模塊連接圖CLK是與碼元同步的輸入時鐘信號，CLlS是外部單片機(jī)提供的周期為1s的基準(zhǔn)時鐘信號，而ERR—SET[3．．0]則是插入誤碼率的選擇信號。由于插入的幀同步碼不參與誤碼的比較，因此通過插入幀同步 碼來達(dá)到同步的方法對錯誤碼的統(tǒng)計(jì)是存在誤差的。CLK是位同步時鐘輸入端。SYN—PLUS是移位時鐘扣除脈沖。偽隨機(jī)碼同步模塊的內(nèi)部電路圖如圖10所示。[17]程序流程圖如下系統(tǒng)開機(jī)復(fù)位系統(tǒng)初始化誤碼數(shù)據(jù)采集數(shù)據(jù)處理等待外部中斷響應(yīng)中斷誤碼率實(shí)時顯示圖11 數(shù)據(jù)處理模塊的流程圖數(shù)碼管要正常顯示，就要用驅(qū)動電路來驅(qū)動數(shù)碼管的各個段碼，從而顯示出我們要的數(shù)字，因此根據(jù)數(shù)碼管的驅(qū)動方式的不同，可以分為靜態(tài)式和動態(tài)式兩類。第一位顯示個位和小數(shù)點(diǎn)，第二位為小數(shù)點(diǎn)后第一位，第三位為“一”號，第四位為一數(shù)字。 圖13 偽隨機(jī)碼產(chǎn)生電路仿真波形圖5．1．2誤碼插入模塊的仿真調(diào)試 CLK是與碼元同步的輸入時鐘信號，CLlS是外部單片機(jī)提供的周期為1s的基準(zhǔn)時鐘信號，而ERR—SET[3．．0]則是插入誤碼率的選擇信號。（1） 硬件調(diào)試：根據(jù)設(shè)計(jì)的原理電路做好實(shí)驗(yàn)樣機(jī)，便進(jìn)入硬件調(diào)試階段。六、 課程設(shè)計(jì)總結(jié) 本次課程設(shè)計(jì)主要設(shè)計(jì)了一個誤碼率測試電路，該電路主要由FPGA部分產(chǎn)生誤碼以及由單片機(jī)部分完成控制顯示完成測試誤碼率的功能。 這次課程設(shè)計(jì)終于順利完成了，在設(shè)計(jì)中遇到了很多專業(yè)知識問題，最后在老師的辛勤指導(dǎo)下，終于游逆而解。USE 。END ERR_INT。BEGINN=0 WHEN SELT_ERR=0001ELSE1 WHEN SELT_ERR=0010ELSE2 WHEN SELT_ERR=0011 ELSE4 WHEN SELT_ERR=1011 ELSE8 WHEN SELT_ERR=0101 ELSE16 WHEN SELT_ERR=0110ELSE32 WHEN SELT_ERR=0111ELSE64 WHEN
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