cpld第0章概述-資料下載頁
2024-12-29 01:00本頁面
【正文】 求出發(fā)，自上至下地逐步將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。 在利用 HDL語言的硬件設(shè)計方法中，設(shè)計者將自上至下分成 3個層次對系統(tǒng)硬件進(jìn)行設(shè)計， 36數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用系統(tǒng)子功能塊 1 子功能塊 2 …… 子功能塊 n邏輯塊 11 邏輯塊 12 …… 邏輯塊 1m 邏輯塊 21 ……邏輯塊 111 ……TOPDOWN 自頂向下設(shè)計邏輯塊 1m1 ……37數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 第一層次是 行為描述 。所謂 行為描述 ，實(shí)質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型進(jìn)行描述。 一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初級階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段并不真正考慮其實(shí)際的操作和算法用什么邏輯電路來實(shí)現(xiàn)。考慮更多的是該數(shù)學(xué)模型能否達(dá)到系統(tǒng)設(shè)計規(guī)格書的要求。38數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 第二層次是 RTL描述 ，也稱 寄存器傳輸描述 (又稱 數(shù)據(jù)流描述 )。由于用行為方式描述的系統(tǒng)程序，其抽象程度高，所以很難直接映射而得到具體的邏輯器件的硬件實(shí)現(xiàn)。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的 VHDL語言程序改寫為 RTL描述的 VHDL語言程序。 也就是說， 系統(tǒng)只有采用 RTL方式描述才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合，得到具體的邏輯器件。39數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 第三層次是 邏輯綜合 。邏輯綜合這一階段利用邏輯綜合工具，將 RTL描述的程序轉(zhuǎn)換成用基本邏輯元件 (宏單元 )表示的文件 (門級網(wǎng)表 )。 此時，如果需要，可以將邏輯綜合結(jié)果以邏輯原理圖方式輸出。也就是說，邏輯綜合的結(jié)果相當(dāng)于在人工設(shè)計硬件電路時，根據(jù)系統(tǒng)要求畫出了系統(tǒng)的電原理圖。40數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用2. 系統(tǒng)中可大量采用 ASIC芯片 由于目前眾多的制造 ASIC芯片的廠家，它們的工具軟件都可支持 HDL語言的編程，因此，硬件設(shè)計人員在設(shè)計硬件電路時，無須受只能使用通用元、器件的限制，而可以根據(jù)硬件電路設(shè)計需要，設(shè)計自用的ASIC芯片或可編程邏輯器件。這樣最終會使系統(tǒng)電路設(shè)計更趨合理，體積也可大為縮小。41數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用3. 采用系統(tǒng)早期仿真 從自頂向下的設(shè)計過程可以看到，在系統(tǒng)設(shè)計過程中要進(jìn)行三級仿真， 即行為層次仿真、 RTL層次仿真和門級層次仿真 。 也就是說，進(jìn)行系統(tǒng)數(shù)學(xué)模型的仿真、系統(tǒng)數(shù)據(jù)流的仿真和系統(tǒng)門電路電原理的仿真。這 3級仿真貫穿系統(tǒng)硬件設(shè)計的全過程，從而可以在系統(tǒng)設(shè)計早期發(fā)現(xiàn)設(shè)計中存在的問題。與自底向上設(shè)計的后期仿真相比可大大縮短系統(tǒng)的設(shè)計周期，節(jié)約大量的人力和物力。42數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 在采用傳統(tǒng)的硬件電路設(shè)計方法時，往往要求設(shè)計者在設(shè)計電路前應(yīng)寫出該電路的邏輯表達(dá)式或真值表 (或時序電路的狀態(tài)表 )。這一工作是相當(dāng)困難和繁雜的，特別是在系統(tǒng)比較復(fù)雜時更是如此。 在用 HDL語言設(shè)計硬件電路時，就可以使設(shè)計者免除編寫邏輯表達(dá)式或真值表之苦。 這樣使硬件電路的設(shè)計難度有了大幅度的下降，從而也縮短了硬件電路的設(shè)計周期。據(jù)有關(guān)資料估計，僅此一項(xiàng)可使設(shè)計周期大約縮短 1／ 3～ 1／ 2。 43數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 HDL語言編寫的源程序 在傳統(tǒng)的硬件電路設(shè)計中，最后形成的主要文件是電原理圖，而采用 HDL語言設(shè)計系統(tǒng)硬件電路時，主要的設(shè)計文件是用 HDL語言編寫的源程序。如果需要，也可以轉(zhuǎn)換成電原理圖形式輸出。用 HDL語言的源程序作為歸檔文件有很多優(yōu)點(diǎn)。44數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用資料量小，便于保存?？衫^承性好。當(dāng)設(shè)計其它硬件電路時，可以使用文件中的某些庫、進(jìn)程和過程等描述某些局部硬件電路的程序。閱讀方便。閱讀程序比閱讀電原理圖要更容易一些。閱讀者很容易在程序中看出某一硬件電路的工作原理和邏輯關(guān)系。而閱讀電原理圖，推知其工作原理卻需要較多的硬件知識和經(jīng)驗(yàn)，而且看起來也不那么一目了然。 45數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用謝謝觀看 /歡迎下載BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAI
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