【正文】 ELSE Y=?b?。 END IF END PROCESS (3) 進(jìn)程的最后結(jié)果應(yīng)代入信號量。 (4) 聯(lián)系多的一些電路盡可能放在 1個進(jìn)程中來描述。 總目錄 退出 78 結(jié)構(gòu)體的結(jié)構(gòu)化描述方式 一：應(yīng)用場合 用在將已經(jīng)設(shè)計好的編譯模塊連接起來，以便生成新的功能模塊或者系統(tǒng)。 這種方法和畫電路圖類似，高層次的模塊可調(diào)用低層次的模塊。 二：結(jié)構(gòu)化描述的特點(diǎn) 1：與硬件連接關(guān)系密切。 2：多層次描述清晰。 3：要求設(shè)計者硬件知識較多。 4：可以進(jìn)行邏輯綜合。 總目錄 退出 79 三：描述方法 1：元件描述語句 需要在構(gòu)造體中說明的語句。 例： COMPONENT and2 PORT (a,b:IN BIT。c:OUT BIT)。 END COMPONENT。 2:元件映射語句 u0:and2 PORT MAP(x1,x2,l1)。 總目錄 退出 80 ENTITY mux2 IS PORT(d0,d1,sel :IN STD_LOGIC。 q:OUT STD_LOGIC) END mux2。 ARCHITECTURE rtl OF mux2 IS COMPONENT and2 PORT(a,b:IN STD_LOGIC。 c:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT or2 PORT(a,b:IN STD_LOGIC。 c:OUT STD_LOGIC)。 END COMPONENT。 總目錄 退出 81 COMPONENT inv PORT(a:IN STD_LOGIC。 b:OUT STD_LOGIC)。 END COMPONENT。 SIGNAL aa,ab,nsel:STD_LOGIC(信號量無方向） BEGIN u1:inv PORT MAP(sel ,nsel)。 u2:and2 PORT MAP(d1,nsel,ab)。 u3:and2 PORT MAP(d0,sel ,aa)。 u4:or2 PORT MAP(aa,ab,q)。 END rtl。 總目錄 退出 82 說明： 元件映射的方法有兩種： （ 1）順序映射 上例為順序映射。 （ 2）名稱映射 u2:and2 PORT MAP(a=d1。b=nsel。c=ab) 名稱映射時順序可以顛倒。 總目錄 退出 83 一位加法器 總目錄 退出 84 說明： 元件映射的方法有兩種： （ 1）順序映射 上例為順序映射。 （ 2）名稱映射 u2:and2 PORT MAP(a=d1。b=nsel。c=ab) 名稱映射時順序可以顛倒。 總目錄 退出 85 說明： 元件映射的方法有兩種： （ 1）順序映射 上例為順序映射。 （ 2）名稱映射 u2:and2 PORT MAP(a=d1。b=nsel。c=ab) 名稱映射時順序可以顛倒。 總目錄 退出 86 ENTITY adder IS PORT(a,b, ci:IN STD_LOGIC。 s,co:OUT STD_LOGIC)。 END adder。 ARCHITECTURE rtl OF adder IS BEGIN PROCESS(a,b,ci) VARIABLE axb,ab,axbc:STD_LOGIC。 BEGIN axb:=a XOR b 。 ab:=a AND b。 axbc:=axb AND ci 。 s=ci XOR axb。 co=axbc OR ab。 END PROCESS。 END rtl。 總目錄 退出 87 LIBRARY IEEE。 USE 。 ENTITY adder4 IS PORT(a,b :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ci:IN STD_LOGIC。 co:OUT STD_LOGIC。 s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END adder4。 ARCHITECTURE rtl OF adder4 IS COMPONENT adder PORT(a,b,ci:IN STD_LOGIC。 s,co:OUT STD_LOGIC)。 END COMPONENT。 總目錄 退出 88 SIGNAL c0,c1,c2:STD_LOGIC。 BEGIN u0:adder PORT MAP(a(0),b(0),ci,s(0),c0)。 u1:adder PORT MAP(a(1),b(1),c0,s(1),c1)。 u2:adder PORT MAP(a(2),b(2),c1,s(2),c2)。 u3:adder PORT MAP(a(3),b(3),c2,s(1),co)。 END rtl。 總目錄 退出 89 VHDL語言的主要描述語句 兩類描述語句 1：并發(fā)語句 在構(gòu)造體中使用，是 VHDL 中最基本的語句。 2：順序語句 只能在函數(shù)、過程、進(jìn)程中使用。 總目錄 退出 90 順序描述語句 WAIT 語句 斷言語句 信號代入語句 變量賦值語句 IF語句 CASE語句 LOOP語句 NEXT語句 EXIT語句 過程調(diào)用語句 NULL語句 總目錄 退出 91 一： WAIT語句 1:格式 WAIT ：表示無限等待 WAIT ON 信號 ：信號變化前處于等待，變化后進(jìn)程執(zhí)行，結(jié)束掛起等待狀態(tài) WAIT UNTIL *條件：條件滿足后，結(jié)束等待狀態(tài)。 WAIT FOR 時間： 時間到后，結(jié)束等待。 2:說明 可以將上述 WAIT 語句“或”起來 帶 *號的 WAIT 語句可以進(jìn)行邏輯綜合功能，其余只能進(jìn)行行為描述。 無敏感量進(jìn)程是無限等待循環(huán)的進(jìn)程。 總目錄 退出 92 IF語句 IF語句 1：開關(guān)控制 IF(clk?EVENT AND clk=?1?)THEN q=d。 END IF。 2: 2選 1控制 IF 條件 順序語句 ELSE 順序語句 END IF。 3:多選擇控制 IF 條件 1 THEN … ELSIF 條件 2 THEN 總目錄 退出 93 1：開關(guān)控制 IF(clk?EVENT AND clk=?1?)THEN q=d。 END IF。 2: 2選 1控制 IF 條件 順序語句 ELSE 順序語句 END IF。 3:多選擇控制 IF 條件 1 THEN … ELSIF 條件 2 THEN … ELSIF 條件 n THEN … ELSE … END IF 總目錄 退出 94 例：設(shè)計一個 4選 1數(shù)據(jù)選擇器 總目錄 退出 95 ENTITY mux4 IS PORT( Input:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 sel:IN STD_LOGIC_VECTOR(1DOWNTO 0)。 Y:OUT STD_LOGIC)。 END mux4。 ARCHITECTURE rtl OF mux4 IS BEGIN PROCESS(INPUT,SEL) BEGIN IF(sel=?00?)THEN Y=input(0)。 ELSIF (sel=?01?)THEN Y=input(1)。 ELSIF(sel=?10?)THEN Y=input(2)。 ELSE Y=input(3)。 END IF。 END PROCESS。 END rtl。 總目錄 退出 96 CASE 語句 CASE 語句 格式： CASE 表達(dá)式 IS WHEN 條件表達(dá)式 =順序語句； END CASE。 總目錄 退出 97 ARCHITECTURE rtl OF max4 IS BEGIN PROCESS(sel,input) BEGIN CASE sel IS WHEN “00”=Y=input(0)。 WHEN “01”=Y=input(1)。 WHEN “10”=Y=input(2)。 WHEN “11”=Y=input(3)。 WHEN OTHERS=Y=?X?。 END CASE。 END PROCESS。 END rtl。 總目錄 退出 98 CASE 語句和 IF 語句的區(qū)別 （ 1） IF語句按條件順序處理，而 CASE語句按條件是無順序處理，從而 CASE語句不能用來設(shè)計優(yōu)先編碼器。 （ 2） CASE語句必須列出所有條件， IF語句不一定，一般來說，列出所有條件是不大可能的，故在 CASE語句中，常常在最后又WHEN OTHERS 語句。 總目錄 退出 99 LOOP語句 LOOP語句用于描述迭代電路，即將相同功能的電路串連起來，通常有兩種描述方式。 1： FOR循環(huán)變量 標(biāo)號： FOR 循環(huán)變量 IN 離散范圍 LOOP 順序語句 END LOOP 標(biāo)號； 循環(huán)變量無須在構(gòu)造體內(nèi)定義，這是語法規(guī)定，常取 I. 總目錄 退出 100 例： PROCESS(a) VARIABLE tmp:STD_LOGIC。 BEGIN tmp:=0。 FOR I IN 0 TO 7 LOOP tmp:=tmp XOR a(I)。 END LO