【正文】 ?EVENT屬性屬于信號(hào)類屬性。 amp。b。 SINGAL c:STD_LOGIC_VECTOR(3 DOWNTO 0)。VHDL語(yǔ)言中比較數(shù)據(jù)大小的時(shí)候，總是從左到右比較，從而得出結(jié)果是 ba,而這實(shí)際是不正確的，所以在進(jìn)行比較運(yùn)算是數(shù)據(jù)定義類型的位數(shù)應(yīng)該相同。 SINGAL b:STD_LOGIC_VECTOR(2 DOWNTO 0)。 總目錄 退出 54 VHDL語(yǔ)言中的運(yùn)算符號(hào) VHDL中的運(yùn)算操作符有： 邏輯運(yùn)算 :與、或、非、與非、或非、異或 關(guān)系運(yùn)算＝、 /＝、 、 、 =、 = 算術(shù)運(yùn)算 +、－、 *、 /、 MOD、 RME、 **、 ASB、＋、－ 并置運(yùn)算 amp。 END PROCESS。 END IF。 ELSE q6:=q6+1。139。 ELSIF(clk39。039。 ARCHITECTURE rtl OF count6 IS BEGIN PROCESS(clk) VARIABLE q6:INTEGER。 q:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。b(1)=?1?。 “1101”為 b信號(hào)上的值，則 b(3)=?1?。a(1)=?1?。 “1010”為 a信號(hào)上的值，則 a(3)=?1?。 SUBTYPE iobus IS STD_LOGIC_VECTOR(7 DOWNTO 0)。數(shù)據(jù)類型可以自定義，使用相對(duì)靈活。 總目錄 退出 48 信號(hào) (SIGNAL )、 變量 (VARIABLE )、 常數(shù) （ CONSTANT） 在 VHDL語(yǔ)言中信號(hào)、變量、常數(shù)都要指定數(shù)據(jù)類型。 總目錄 退出 46 小結(jié) VHDL 語(yǔ)言的基本結(jié)構(gòu) 庫(kù)說(shuō)明＋包集合＋實(shí)體＋構(gòu)造體 構(gòu)造體中的子結(jié)構(gòu) BLOCK 塊 PROCESS 進(jìn)程 進(jìn)程的定義及進(jìn)程的執(zhí)行 進(jìn)程間并發(fā) 進(jìn)程內(nèi)順序執(zhí)行 總目錄 退出 47 作業(yè) 用 VHDL語(yǔ)言設(shè)計(jì)一個(gè)一位全加器。 F=q and x。)THEN q= x xor q 。EVENT AND clk=39。039。039。 END tff2。 總目錄 退出 44 序列信號(hào)檢測(cè)器的設(shè)計(jì) 用 T觸發(fā)器構(gòu)成序列信號(hào)檢測(cè)器 總目錄 退出 45 ENTITY tff2 IS PORT (clk, x , reset : IN STD_LOGIC。 END PROCESS。)THEN q= d 。EVENT AND clk=39。039。039。 END dff1。 總目錄 退出 43 D觸發(fā)器的設(shè)計(jì) ENTITY dff1 IS PORT (clk ,d ,reset : IN STD_LOGIC。 END PROCESS。 q= z(3)。 z(2):= z(1)。 BEGIN IF (clk?EVENT AND clk=1)THEN z(0):=a。 END rtl。 END IF。 z(3)= z(2)。 z(1)= z(0)。139。 BEGIN PROCESS(clk) BEGIN IF(clk39。 END rtl。 END IF。 z(3)= z(2)。 z(1)= z(0)。139。 BEGIN PROCESS(clk) BEGIN IF(clk39。 END rtl。 END IF。 z(3):= z(2)。 z(1):= z(0)。 總目錄 退出 40 進(jìn)程中定義變量 ARCHITECTURE rtl OF shff1 IS BEGIN PROCESS(clk) VARIABLE z:STD_LOGIC_VECTOR (3 DOWNTO 0)。 END rtl。 F=tmp1 OR tmp2。 BEGIN muxB: BLOCK BEGIN tmp1=d1 AND sel 。 庫(kù) USE 。 END rtl。 tmp2=D0 AND (NOT sel )。 ARCHITECTURE rtl OF mux IS SIGNAL tmp1, tmp2: BIT。 LIBRARY IEEE。 F: OUT BIT)。 庫(kù) USE 。 END rtl。 tmp2=D0 AND (NOT sel )。 ARCHITECTURE rtl OF mux IS SIGNAL tmp1, tmp2: BIT。 F: OUT BIT)。 USE 。描述信號(hào)邊沿出現(xiàn)的時(shí)刻 如：時(shí)鐘上升沿 IF(clk?EVENT AND clk=?1?)THEN q=d。 ? 變量是立即賦值的，而信號(hào)量是在進(jìn)程結(jié)束時(shí)賦值的。 如： a 是變量， b是信號(hào)，則 a:=b。 ? 信號(hào)賦值用 “ =”,而變量用 “ ：＝ ” 。 SIGANL x,y:INTEGER RANGE 0 TO 255:=10。 tmp1:=tmp2+tmp3 AFTER 10ns 總目錄 退出 24 常數(shù)、變量、信號(hào)所描述的對(duì)象 信號(hào) (SIGNAL ) 信號(hào)量是全局變量，只能在構(gòu)造體中定義，而不能在進(jìn)程、 過(guò)程、函數(shù)中定義。 總目錄 退出 23 常數(shù)、變量、信號(hào)所描述的對(duì)象 變量（ VARIABLE) 變量是局部變量，只能在進(jìn)程、過(guò)程、函數(shù)中使用和定義。 數(shù)據(jù)類型和表達(dá)式表示的數(shù)據(jù)類型應(yīng)該一致。 CONSTANT DALY:TIME:=100ns。 常數(shù) （ CONSTANT） ：如電源、地等，用來(lái)描述固定的值。 對(duì)象主要包括以下 3種： 信號(hào) (SIGNAL ) ：對(duì)應(yīng)物理意義上是實(shí)際電路連接線。通常根據(jù)描述的對(duì)象把構(gòu)造體命 名為 behav（ behavior）行為描述， rtl寄存器傳輸描述， struct （ structural）結(jié)構(gòu)描述。以電路需要，該類型數(shù)據(jù)可取如下9種不同的值。 END rtl。 c: OUT BIT) END and2。 構(gòu)造體 ：描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。 包集合 ： 存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序。 總目錄 退出 16 上節(jié)課主要內(nèi)容復(fù)習(xí) VHDL 語(yǔ)言的基本結(jié)構(gòu)： 庫(kù)說(shuō)明＋包集合＋實(shí)體＋構(gòu)造體 庫(kù) ：用來(lái)存放已經(jīng)編譯的實(shí)體、構(gòu)造體、包集合和配置。 END rtl。 END and2。 USE 。 BIT ：位 BIT_VECTOR :位矢量 表示數(shù)據(jù)總線 D0D7的數(shù)據(jù)類型 BIT_VECTOR(7 DOWNTO 0)。 方向： IN 表示輸入 OUT 表示輸出 INOUT 表示輸入輸出 BUFFER 表示輸出端帶有反饋類型。 實(shí)體＋構(gòu)造體＝基本單元 總目錄 退出 13 二：實(shí)體說(shuō)明 ENTITY 實(shí)體名字 IS PORT (端口名， … ）； END 實(shí)體名； 說(shuō)明： 1：實(shí)體名可用英文字母、數(shù)字、下劃線表示 ，名字開(kāi)頭 只能為英文字母，結(jié)尾不能用下劃線。 總目錄 退出 12 VHDL語(yǔ)言的基本單元 VHDL語(yǔ)言的基本單元 一： VHDL語(yǔ)言描述方法 電原理圖的描述方式，其中 a,b是輸入， c是輸出， C=AB。 構(gòu)造體 ：描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。 包集合 ： 存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序。 總目錄 退出 11 VHDL語(yǔ)言的基本結(jié)構(gòu) VHDL 語(yǔ)言的基本結(jié)構(gòu)： 庫(kù)說(shuō)明＋包集合＋實(shí)體＋構(gòu)造體＋（配置） 庫(kù) ：用來(lái)存放已經(jīng)編譯的實(shí)體、構(gòu)造體、包集合和配置。 ?采用自上而下的設(shè)計(jì)方法 ?早期仿真，提高了資源利用率，設(shè)計(jì)周期短 ?行為級(jí)仿真 ?RTL級(jí)仿真 ?門級(jí)仿真 ?降低設(shè)計(jì)難度 ?主要設(shè)計(jì)文件是程序，可讀性好，文件量小，可移植性好 總目錄 退出 7 自上至下設(shè)計(jì)系統(tǒng)硬件過(guò)程 規(guī)格設(shè)計(jì) 行為級(jí)描述 行為級(jí)仿真 RTL級(jí)描述 RTL級(jí)仿真 邏輯綜合、優(yōu)化 門級(jí)仿真、檢查 輸出門級(jí)網(wǎng)表 總目錄 退出 8 數(shù)字系統(tǒng)硬件設(shè)計(jì)概述 ?利用 VHDL語(yǔ)言設(shè)計(jì)電路的優(yōu)點(diǎn) ?設(shè)計(jì)技術(shù)齊全，方法靈活 ? 行為級(jí)設(shè)計(jì)－－－－設(shè)計(jì)數(shù)學(xué)模型 ? RTL級(jí)設(shè)計(jì) －－－－生成電路 ? 結(jié)構(gòu)化設(shè)計(jì)－－－－生成電路，與原理圖設(shè)計(jì)方法相似 ?描述功能強(qiáng) ?設(shè)計(jì)電路與工藝無(wú)關(guān) ?成果易于共享 總目錄 退出 9 VHDL 語(yǔ)言描述的范疇 ASIC電路設(shè)計(jì) 局部電路的設(shè)計(jì)和仿真 系統(tǒng)的硬件、軟件的協(xié)同設(shè)計(jì) 數(shù)字系統(tǒng)硬件設(shè)計(jì)概述 總目錄 退出 10 VHDL語(yǔ)言的基本結(jié)構(gòu) 一般的高級(jí)語(yǔ)言： 描述算法運(yùn)算，是控制流，目的是實(shí)現(xiàn)過(guò)程控制。1 用 VHDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì) 總目錄 退出 2 前言 ? EDA－ Electronic Design Automation（電子設(shè)計(jì)自動(dòng)化） ? VHIC－ Very High speed Integrated Circuit ? HDL Hardware Description Language ? VHDLVHIC HDL ? 電子設(shè)計(jì)自動(dòng)化的關(guān)鍵技術(shù) 用形式化方法描述數(shù)字系統(tǒng)的硬件電路。 ? 80年代后期美國(guó)國(guó)防部開(kāi)發(fā)出 VHDL， 1993年推出修訂版 ? Verilog HDL 1993年 與 C接近 ? 95年以后國(guó)內(nèi)開(kāi)展這方面工作 總目錄 退出 3 數(shù)字系統(tǒng)硬件設(shè)計(jì)概述 傳統(tǒng)的硬件設(shè)計(jì)方法 ? 傳統(tǒng)的設(shè)計(jì)方法是自下而上的設(shè)計(jì)方法 ? 采用通用的元器件 ? 后期進(jìn)行仿真，浪費(fèi)大，設(shè)計(jì)周期長(zhǎng) ? 主要設(shè)計(jì)文件是電路原理圖，可讀性差，文件量大 總目錄 退出 4 圖 119 測(cè)量頻率電路圖 212613121110915147126ABCDabcdeLTB I / R B OD 1 1fgRBIABCDabcdeLTB I / R B OD 1 4fgRBI131211109151