【導(dǎo)讀】本設(shè)計(jì)實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的一些基本功能，計(jì)費(fèi)金。額包括起步價(jià)、里程計(jì)費(fèi)、等待計(jì)時(shí)計(jì)費(fèi)等。該設(shè)計(jì)采用模塊化設(shè)計(jì)，在Quartus

　　

【正文】 3:0]=439。d0。 //清零 if(m[7:4]==9) // 分的高四位是 9 m[7:4]=439。d0。 //清零 else m[7:4]=m[7:4]+139。d1。 // 分的高四位不是 9 加一 end else m[3:0]=m[3:0]+139。d1。 //分的低四位不是 9 加一 end else s[7:4]=s[7:4]+139。d1。 // 秒的高四位不是 5 加一 end else s[3:0]=s[3:0]+139。d1。 //秒的低四位不是 9 加一 end//end always end assign time_enable=((m[7:0]839。d2)amp。amp。(s[7:0]==839。d0))?139。d1:139。d0。 . . //產(chǎn)生 time_enable 信號(hào)。 endmodule//結(jié)束計(jì)時(shí)模塊 控制 模塊 VerilogHDL 源代碼 module control(start,distance_enable,time_enable,select_clk)。 input start,distance_enable,time_enable。 output select_clk。//輸出選擇的時(shí)鐘信號(hào) wire select_clk。 //*當(dāng) start高電平的時(shí)候選擇公里計(jì)費(fèi)，輸出的時(shí)鐘信號(hào)為 distance_enable，當(dāng) start低電平的時(shí)候選擇時(shí)間計(jì)費(fèi)，輸出的時(shí)鐘信號(hào)為 time_enable*// assign select_clk=start?distance_enable:time_enable。 endmodule//結(jié)束控制模塊 計(jì)費(fèi) 模塊 VerilogHDL 源代碼 module feemokuai(select_clk,reset,fee,clk)。 input select_clk,reset,clk。 output[7:0] fee。 //輸出的費(fèi)用 reg [7:0] fee。 always@(posedge clk or negedge reset)//異步復(fù)位 begin if(!reset) //低電平有效 begin fee=839。d8。 //起步為八元 end else if(select_clk==139。d1) begin if(fee[3:0]==439。d9) //費(fèi)用的低四位是不是計(jì)到了 9 begin fee[3:0]=439。d0。//計(jì)到 9 清零 if(fee[7:4]==439。d9)// 費(fèi)用的高四位是不是計(jì)到了 9 fee[7:4]=439。d0。 //計(jì)到 9 清零 else fee[7:4]=fee[7:4]+139。d1。// 費(fèi)用的高 四位沒(méi)有計(jì)到 9 加 1 end else fee[3:0]=fee[3:0]+139。d1。// 費(fèi)用的低四位沒(méi)有計(jì)到 9 加 1 end//end begin end//end always endmodule //結(jié)束計(jì)費(fèi)模塊 數(shù)碼管顯示模塊 VerilogHDL 源代碼 module scan_led(clk1,dig,seg,distance,s,m,fee)。 input clk1。 input[7:0] distance,fee。//輸入的公里，費(fèi)用。 input[7:0] s。//輸入的秒 input[7:0] m。 // 輸入的分。 . . output[7:0] dig。 // 譯碼結(jié)果 output[7:0] seg。 // 數(shù)碼管的選擇。 reg [7:0] r_dig。// 譯碼結(jié)果輸出寄存器 reg [7:0] r_seg。 //數(shù)碼管的選擇寄存器。 reg [3:0] disp_dat。 reg[3:0] a。 assign dig=r_dig。 assign seg=r_seg。 always@(posedge clk1) begin a=a+139。d1。 //數(shù)碼管的選擇 end always@(posedge clk1) begin case(a) 439。d0: disp_dat=distance[7:4]。//公里的高四位用第一個(gè)數(shù)碼管顯示。 439。d1: disp_dat=distance[3:0]。//公里的低四位用第二個(gè)數(shù)碼管顯示。 439。d2: disp_dat=m[7:4]。 //時(shí)間分的高四位用第三個(gè)數(shù)碼管顯示。 439。d3: disp_dat=m[3:0]。 //時(shí)間分的低四位用第四個(gè)數(shù)碼管顯示 439。d4: disp_dat=s[7:4]。 //時(shí)間秒的高四位用第五個(gè)數(shù)碼管顯示。 439。d5: disp_dat=s[3:0]。 //時(shí)間秒的低四位用第六個(gè)數(shù)碼管顯示。 439。d6: disp_dat=fee[7:4]。 //費(fèi)用的高四位用第七個(gè)數(shù)碼管顯示。 439。d7: disp_dat=fee[3:0]。 //費(fèi)用的低四位用第八個(gè)數(shù)碼管顯示。 default: disp_dat=439。b1010。 endcase case(a) 439。d0:r_dig=839。b01111111。 // 選擇第一個(gè)數(shù)碼管 439。d1:r_dig=839。b10111111。 // 選擇第二個(gè)數(shù)碼管 439。d2:r_dig=839。b11011111。 // 選擇第三個(gè)數(shù)碼管 439。d3:r_dig=839。b11101111。 // 選擇第四個(gè)數(shù)碼管 439。d4:r_dig=839。b11110111。 // 選擇第五個(gè)數(shù)碼管 439。d5:r_dig=839。b11111011。 // 選擇第六個(gè)數(shù)碼管 439。d6:r_dig=839。b11111101。 // 選擇第七個(gè)數(shù)碼管 439。d7:r_dig=839。b11111110。 // 選擇第八個(gè)數(shù)碼管 default:r_dig=839。b11111111。 endcase end // *譯碼結(jié)果 *// always@(disp_dat) begin case(disp_dat) . . 439。h0: r_seg=839。hc0。// 顯示 0 439。h1: r_seg=839。hf9。// 顯示 1 439。h2: r_seg=839。ha4。// 顯示 2 439。h3: r_seg=839。hb0。// 顯示 3 439。h4: r_seg=839。h99。// 顯示 4 439。h5: r_seg=839。h92。// 顯示 5 439。h6: r_seg=839。h82。// 顯示 6 439。h7: r_seg=839。hf8。// 顯示 7 439。h8: r_seg=839。h80。// 顯示 8 439。h9: r_seg=839。h90。// 顯示 9 default: r_seg=839。hbf。 endcase end endmodule//結(jié)束譯碼模塊 整體 頂層 模塊 VerilogHDL 源代碼 module taximeter(clk_50M,reset,start,seg,dig)。//端口的定義 input clk_50M,reset,start。//總的時(shí)鐘信號(hào)，復(fù)位信號(hào)，開(kāi)始信號(hào) output[7:0] seg,dig。//數(shù)碼管的輸出 wire [7:0]distance。//公里 wire [7:0] s。//秒 wire [7:0] m。//分 wire[7:0] fee。//費(fèi)用 wire clk。 //計(jì)數(shù)時(shí)鐘 wire distance_enable。//公里控制費(fèi)用的信號(hào) wire time_enable。 //時(shí)間控制費(fèi)用的信號(hào) wire select_clk。 //控制信號(hào) wire clk1。 //數(shù)碼管顯示的時(shí)鐘 //*模塊的調(diào)用 *// div u0(.clk_50M(clk_50M),.clk(clk),.reset(reset))。 //調(diào)用計(jì)數(shù)分頻模塊 div1 u1(.clk_50M(clk_50M),.clk1(clk1),.reset(reset))。 //調(diào)用數(shù)碼管顯示分頻模塊 distancemokuai u2(.clk(clk),.start(start),.reset(reset),.distance(distance),.distance_enable(distance_enable))。 //調(diào)用計(jì)程模塊 timemokuai u4(.clk(clk),.reset(reset),.start(start),.s(s),.m(m),.time_enable(time_enable))。 //調(diào)用計(jì)時(shí)模塊 control u3(.start(start),.distance_enable(distance_enable),.time_enable(time_enable),.select_clk(select_clk))。 //調(diào)用控制模塊 feemokuai u5(.reset(reset),.fee(fee),.select_clk(select_clk), .clk(clk))。 //調(diào)用計(jì)費(fèi)模塊 scan_led U6(.clk1(clk1),.dig(dig),.seg(seg),.distance(distance), .s(s),.m(m),.fee(fee))。 //調(diào)用數(shù)碼管顯示模塊 . . endmodule//結(jié)束頂層模塊 附錄 B: 整體頂層電路圖