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基于veriloghdl設(shè)計(jì)的出租車計(jì)價(jià)器-wenkub.com

2024-11-08 15:02 本頁面
   

【正文】 //調(diào)用控制模塊 feemokuai u5(.reset(reset),.fee(fee),.select_clk(select_clk), .clk(clk))。 //調(diào)用計(jì)數(shù)分頻模塊 div1 u1(.clk_50M(clk_50M),.clk1(clk1),.reset(reset))。//公里控制費(fèi)用的信號(hào) wire time_enable。//秒 wire [7:0] m。//端口的定義 input clk_50M,reset,start。h90。h8: r_seg=839。// 顯示 6 439。h92。h4: r_seg=839。// 顯示 2 439。hf9。h0: r_seg=839。b11111110。d6:r_dig=839。 // 選擇第五個(gè)數(shù)碼管 439。b11101111。d2:r_dig=839。 // 選擇第一個(gè)數(shù)碼管 439。b1010。 439。 //時(shí)間秒的低四位用第六個(gè)數(shù)碼管顯示。d4: disp_dat=s[7:4]。 //時(shí)間分的高四位用第三個(gè)數(shù)碼管顯示。d1: disp_dat=distance[3:0]。 //數(shù)碼管的選擇 end always(posedge clk1) begin case(a) 439。 assign dig=r_dig。// 譯碼結(jié)果輸出寄存器 reg [7:0] r_seg。 . . output[7:0] dig。//輸入的公里,費(fèi)用。d1。d0。d9) //費(fèi)用的低四位是不是計(jì)到了 9 begin fee[3:0]=439。 always(posedge clk or negedge reset)//異步復(fù)位 begin if(!reset) //低電平有效 begin fee=839。 endmodule//結(jié)束控制模塊 計(jì)費(fèi) 模塊 VerilogHDL 源代碼 module feemokuai(select_clk,reset,fee,clk)。 input start,distance_enable,time_enable。d1:139。d2)amp。d1。d1。d0。d0。d0。//輸出的 控制計(jì)費(fèi)的信號(hào) reg [7:0] s。// 端口的定義 input clk,reset,start。//復(fù)位 end else if(distance839。 // distance 的高四位沒有計(jì)到 9 的時(shí)候加一 end else distance[3:0]=distance[3:0]+139。//計(jì)到 9 清零 if(distance[7:4]==9) //判斷 distance 的高四位計(jì)到了 9 沒有 distance[7:4]=439。 always(posedge clk or negedge reset)//異步復(fù)位 begin if(!reset)//低電平復(fù)位 begin distance=839。 output [7:0] distance。//輸出的時(shí)鐘取反 . . end//end begin else count=count+139。 end else if(count==239。//32 位的計(jì)數(shù)器 always (posedge clk_50M or negedge reset)//異步復(fù)位 begin if(!reset) begin clk1=39。// 端口的定義 input clk_50M,reset。//計(jì)到 100 計(jì)數(shù)器清零 clk=~clk。d0。 reg [31:0] count。 參考文獻(xiàn) [1] 王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL [M].北京 .電子工業(yè)出版社 , 2020 [2] 夏宇聞 .Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京: 北京航天航空大學(xué)出版社 , 2020 [3] 華成英 .電子技術(shù) [M].北京 .中央廣播電視大學(xué)出版社, 2020 [4] 孫鵬,陳景 .數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計(jì) .大連:大連理工大學(xué)出版社, . [5] 王長宏 .VHDL 設(shè)計(jì)實(shí)例及其仿真與綜合 . 北京: 北京航天航空大學(xué)出版社 , 2020 . . 附錄 A: 單元模塊 Verilog HDL源代碼 計(jì)數(shù)器的分頻模塊 VerilogHDL 源代碼 module div(clk_50M,clk,reset)。我想這 類似的課程設(shè)計(jì)是為我們提供了良好的實(shí)踐平臺(tái)。 使 自己 擴(kuò)大了知識(shí)面,提高了知識(shí)水平 , 借助仿真軟件,不僅可以 把課堂中所學(xué)到的知識(shí),直接加以運(yùn)用,而且還可以把各個(gè)分離的知識(shí) 組合為 一個(gè)整體, 真正 做 到理論聯(lián)系實(shí)際的重要性 。 對(duì) Quartus II 操作 流程 還 不到位,通過自己網(wǎng)上看 Quartus 軟件基操作視頻,首先把 Quartus 的功能和各操作用途 功能詳細(xì)的了解了一遍,這使我大添信心能把設(shè)計(jì)做出來, 相信 只有細(xì)心、耐性才能把設(shè)計(jì)搞好, 在 這次的 出租車計(jì)價(jià)器 設(shè)計(jì)中,對(duì) Verilog 模塊的基本結(jié)構(gòu)和基本語法更為熟悉 。 ) . . 通過學(xué)習(xí)了數(shù)字 數(shù)字系統(tǒng)設(shè) 計(jì)和 Verilog HDL 語言 ,對(duì) EDA 技術(shù)有了一些了解,但那厚厚的一本書講的都是理論的東西。 從以上仿真可看出該出租車計(jì)價(jià)器整體功能實(shí)現(xiàn)都能完成, 出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已經(jīng)全部完成,能按預(yù)期的效果進(jìn)行模擬汽車起步價(jià)格,暫停,停止等功能各種計(jì)費(fèi),并能夠通過 LCD顯示車費(fèi)數(shù)目。由于條件有限,為了能使仿真效果明顯,采用了不帶譯碼顯示的波形仿真,其電路原理圖如下: 圖 51 系統(tǒng) 仿真調(diào)試電路 首先,對(duì)以下輸入輸出端作以下 解釋和 說明 ,如表 41: . . 表 51 測試端口說明 輸入輸出端口說明 端口 類型 功能定義 Clk_50M Input 全局時(shí)鐘。 其生成的頂層原理圖如下所示: 圖 41 整體頂層電路 原理圖 . . 調(diào)試 本設(shè)計(jì)采用 Quartus II軟件進(jìn)行仿真設(shè)計(jì) , Quartus II 是 Altera公司的綜合性 PLD/FPGA開發(fā)軟件,支持原理圖、 VHDL、 VerilogHDL以及 AHDL( Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式,內(nèi)嵌自有的綜合器以及仿真器,可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 以上單元模塊 設(shè)計(jì) 完畢,通過每個(gè)單元模塊代碼的 設(shè)計(jì)以及仿真驗(yàn)證每個(gè)模塊的真確性,為確保后面整體模塊電路的正確性奠定了基礎(chǔ)。當(dāng)出租車停車時(shí),時(shí)鐘 reset用于將費(fèi)用計(jì)數(shù)器復(fù)位為起步價(jià) ;當(dāng)車處于行駛狀態(tài) 時(shí), select_clk信號(hào)選擇 distans_enable, 若滿 4公里 后路程每滿 1公里,費(fèi)用計(jì)數(shù)器加 1元;當(dāng)出租車處于停止等待狀態(tài)且時(shí)鐘滿 2分鐘時(shí), select_clk信號(hào)選擇 time_enable信號(hào),時(shí)間每滿 1分鐘,費(fèi)用計(jì)數(shù)器加 1元。 即選擇了按等待時(shí)間脈沖計(jì)費(fèi)。 這樣控制模塊便控制著其計(jì)費(fèi)模式。 在出租車行進(jìn)中,如果車輛停止等待,計(jì)數(shù)器則在 1Hz 信號(hào) clk 的上升沿進(jìn)行加計(jì)數(shù),每 60 次產(chǎn)生進(jìn)位脈沖使分鐘計(jì)數(shù)器位進(jìn)行加計(jì)數(shù),當(dāng)累計(jì)等待時(shí)間超過 2( 不包括 2 分鐘 ) 分鐘時(shí),輸出標(biāo)志 time_enable 正脈沖信號(hào)。 其模塊如下: 圖 34 計(jì)程模塊 . . 計(jì)程 模塊仿真結(jié)果 圖 35 計(jì)程模塊 功能仿真 從波形圖可以看出在時(shí)鐘的控制下,當(dāng) reset為高電平且 start為高電平的時(shí)候 distance開始計(jì)數(shù),當(dāng)計(jì)到大于三的時(shí)候輸出了 distance_enable 為高電平。同理,若知道車輪直徑,即可算出分頻比 來設(shè)置合理的分頻電路,當(dāng)下載到實(shí)物時(shí)還是 用的是 2HZ 的時(shí) 鐘 圖 31 計(jì)數(shù)器的分頻模塊 計(jì)數(shù)器分頻模塊仿真結(jié)果 圖 32 計(jì)數(shù)器的分頻模塊 功能 仿真 從波形可以看出當(dāng) reset 為低電平的時(shí)候 clk 為零,當(dāng) reset 為高電平的時(shí)候 clk 的高. . 電平占了 clk_50M 的 5個(gè)周期,低電平也占了 clk_50M 的 5個(gè)周期。 計(jì)數(shù)器分頻模塊 此模塊的功能是對(duì)總的時(shí)鐘進(jìn)行分頻,分出的頻率是讓計(jì)數(shù)器用的,因?yàn)榭偟臅r(shí)鐘是 50M的。 . . 本系統(tǒng)采用層次化、模塊化的設(shè)計(jì)方法,設(shè)計(jì)順序?yàn)樽韵孪蛏?。其主要原理框圖如圖 13 所示。若在行駛狀態(tài),則計(jì)程器開始加計(jì)數(shù),當(dāng)路程超過四公里后,計(jì)費(fèi)器以每公里 1 元累加。方案 原理圖如下圖 所示: 電源電路及保護(hù)電路 里程傳感器 單價(jià)顯示 金額 顯示 移位寄存器電路 . . 圖 22 單片機(jī)控制方案 方案三: 采用 EDA 技術(shù),根據(jù)層次化設(shè)計(jì)理論,該設(shè)計(jì)問題自頂向下可分為分頻模塊,控制模塊 計(jì)量模塊、 譯碼和動(dòng)態(tài)掃描顯示模塊,其系統(tǒng)框圖如圖 13所示: 圖 23 PFGA控制方案 方案總結(jié):通過各個(gè)方案的比較, 首先數(shù)字電路控制不實(shí)用 , 不重點(diǎn)考慮, 單片機(jī)方案雖有較大的活動(dòng)空間,能實(shí)現(xiàn)所要求的功能而且能在很大的程度上擴(kuò)展功能,雖然還可以方便的對(duì)系統(tǒng)進(jìn)行升級(jí),但考慮到單片機(jī)方案軟件設(shè)計(jì)調(diào)試較為繁瑣,最大限制還是在與本課程設(shè)計(jì)是 利用 EDA 技術(shù)實(shí)現(xiàn),另一方面采用可編程邏輯器件設(shè)計(jì) , 外圍電路簡單 , 模塊話設(shè)計(jì)方便原理清晰,靈活性強(qiáng), 并且 完成和擴(kuò)展附加功能性強(qiáng) 。 方
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