【導讀】目錄中各級題序及標題用小。迅速，在全國有幾千萬家出租車公司。因此出租車計費器市場是龐大的。為不可缺少的一部分。出租車計價器是出租車營運收費的專用智能化儀表,隨著電子技術(shù)的發(fā)。展,出租車計價器技術(shù)也在不斷進步和提高。國內(nèi)出租車計價器已經(jīng)經(jīng)歷了4個階段的發(fā)展。出租車計價器;再從集成電路式到目前的單片機系統(tǒng)設(shè)計的出租車計價器,以及FPGA計價器.出租車計價器計費是否準確,運數(shù)據(jù)的管理是否方便都是人們最關(guān)注的。該計價器能實現(xiàn)按時。間和里程綜合計算車價，能顯示里程、總車價等相關(guān)信息顯示。EDA是指以計算機為工作平臺，融合了應用電子技術(shù)、計算機技術(shù)、沒有EDA技術(shù)的支持，想要完成超大。術(shù)提出新的要求。到或超過20元時，每千米加收50%的車費；在出租車啟動并行駛的過程中，當。費用計數(shù)器模塊用于出租車啟動后，根據(jù)行駛路程和等待時間計算費用。

　　

【正文】 t_12*3 then lcd_data=x90。 elsif t_110*3 then e=39。039。 elsif t_1=10*3 then t_1:=0。current_s=s7。 end if。 when s7= if t_11*3 then e=39。139。rs=39。139。rw=39。039。 elsif t_12*3 then lcd_data=disp_time0(data_t)。 elsif t_1=2*3 then data_t:=data_t+1。 elsif t_1100 then e=39。039。 4 end if。 t_1:=t_1+1。 if t_1=100 then t_1:=0。 if data_t=8 then current_s=s8。 data_t:=0。 end if。 end if。 動態(tài)顯示費用 when s8=t_1:=t_1+1。 if t_11*3 then e=39。139。rs=39。039。rw=39。039。 elsif t_12*3 then lcd_data=x98。 elsif t_110*3 then e=39。039。 elsif t_1=10*3 then t_1:=0。current_s=s9。 end if。 when s9= if t_11*3 then e=39。139。rs=39。139。rw=39。039。 elsif t_12*3 then lcd_data=disp_time1(data_t)。 elsif t_1=2*3 then data_t:=data_t+1。 elsif t_1100 then e=39。039。 end if。 t_1:=t_1+1。 if t_1=100 then t_1:=0。 if data_t=8 then current_s=s6。 data_t:=0。 end if。 end if。 when others=current_s=s0。 end case。 end if。 end process。 4 end tcl。 通過學習了數(shù)字 數(shù)字系統(tǒng)設(shè)計和 Verilog HDL 語言 ，對 EDA技術(shù)有了一些了解，但那厚厚的一本書講的都是理論的東西。通過這本次課程設(shè)計，我才把學到的東西與實踐相結(jié)合。從中對所學的知識有了更進一步的理解。剛開始拿到這題目的時候感覺 還是有難度 ， 但著手設(shè)計時， 慢慢查詢資料后感覺不是很難，但在設(shè)計時又 現(xiàn)了許多 細節(jié)上的 問題。 對 Quartus II 操作流程還不到位，通過自己網(wǎng)上看 Quartus II 軟件基操作視頻，首先把 Quartus 的功能和各 操作用途 功能詳細的了解了一遍，這使我大添信心能把設(shè)計做出來， 相信只有細心、耐性才能把設(shè)計搞好， 在這次的 出租車計價器設(shè)計中，對 Verilog 模塊的基本結(jié)構(gòu)和基本語法更為熟悉。 在設(shè)計程序時，不能妄想一次就將整個程序設(shè)計好，反復修改、不斷改進是程序設(shè)計的必經(jīng)之路 ， 要養(yǎng)成注釋程序的好習慣，一個程序的完美與否不僅僅是實現(xiàn)功能，而應該讓人一看就能明白你的思路，這樣也為交流提供了方便，為以后編程打下基礎(chǔ)。 為期 兩周的 EDA 課程設(shè)計已經(jīng) 結(jié)束 ，從挑選課設(shè)題目，查閱資料，到研究出總體設(shè)計，詳細設(shè)計，再到最后的編程上機調(diào)試，修改 程序，完善程序，收獲頗多。 鍛煉了自己獨立 發(fā)現(xiàn)問題、分析問題 和通過查 看相關(guān)資料來解決問題的能力 。使自己 擴大了知識面，提高了知識水平 ， 借助仿真軟件，不僅可以 把課堂中所學到的知識，直接加以運用，而且還可以把各個分離的知識 組合為 一個整體， 真正做 到理論聯(lián)系實際的重要性 。使自己在專業(yè)知識和動手能力上有了很大的提高。另外通過本次設(shè)計， 使 我認識到自己 對 Verilog HDL應用 編程 能力有很大的欠缺，需要在以后的學習中進一步提高。 學校給 我們安排課程設(shè)計，大大地加深 了我們對理論知識的理解，同時有意識的培養(yǎng)了我們的創(chuàng)新思想。我 想這 類似的課程設(shè)計是為我們提供了良好的實踐平臺。 4 參考文獻 [1] 王金明 .數(shù)字系統(tǒng)設(shè)計與 Verilog HDL [M].北京 .電子工業(yè)出版社， 2020 [2] 夏宇聞 .Verilog 數(shù)字系統(tǒng)設(shè)計教程 [M]．北京： 北京航天航空大學出版社 ，2020 [3] 華成英 .電子技術(shù) [M].北京 .中央廣播電視大學出版社， 2020 [4] 孫鵬，陳景 .數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計 .大連：大連理工大學出版社， . [5] 王長宏 .VHDL 設(shè)計實例及其仿真 與綜合 . 北京： 北京航天航空大學出版社 ，2020 4 課程設(shè)計成績評定表 成 績 評 定 項 目 比例 得 分 平時成績（百分制記分） 30% 業(yè)務考核成績（百分制記分） 70% 總評成績（百分制記分） 100% 評定等級 優(yōu) 良 中 及格 不及格 指導教師 （ 簽名 ） ： 20 年 月 日