【正文】 ] out。 always @(posedge clk) begin if(clr) begin t=0。out=4’b0000。end else if (out==4’b1001) begin out=4’b0000。t=1。end else begin t=0。out=out+1。end end endmodule Verilog HDL模型 ? Verilog HDL具有 行為描述 和 結(jié)構(gòu)描述功能 。 ? 行為描述是對(duì)設(shè)計(jì)電路的邏輯動(dòng)能的描述，并不關(guān)心設(shè)計(jì)電路使用哪些元件及這些元件之間的連接關(guān)系。行為描述屬于高層次的描述方法，在Verilog HDL中，行為描述包括系統(tǒng)級(jí)（ System Level）、算法級(jí)（ Algorithm Level）和寄存器傳輸級(jí)（ RTL:Register Thansfer Level）等 3種抽象級(jí)別。 ? 結(jié)構(gòu)描述是對(duì)設(shè)計(jì)電路的結(jié)構(gòu)進(jìn)行描述，既描述設(shè)計(jì)電路使用的元件及這些元件之間的連接關(guān)系。結(jié)構(gòu)描述屬于低層次的描述方法，在Verilog HDL，結(jié)構(gòu)描述包括門級(jí)（ Gate Level）和開關(guān)級(jí)（ Switch Level）兩種抽象級(jí)別。 ? 應(yīng)重點(diǎn)掌握高層次描述方法，結(jié)構(gòu)描述也可以用來實(shí)現(xiàn)電路的系統(tǒng)設(shè)計(jì)。 （ 1） Verilog HDL門級(jí)描述方式 ? Verilog HDL提供了豐富的門類型關(guān)鍵字，用于門級(jí)的描述。常用的： not非門、 and與門、 nand與非門、 or或門、 nor或非門、 xor異或門、xnor同或門、 buf緩沖器、及 bufif bufif0、 notif notif0各種三態(tài)門。 ? 門級(jí)描述語句格式為 門類型關(guān)鍵字 例化門的名稱 （端口列表）； ? 其中，“例化門的名稱”是用戶定義的標(biāo)識(shí)符，屬可選項(xiàng)；端口列表按：(輸出、輸入，使能控制端 )的順序列出。例如： nand nand2 (y,a,b)。 //二輸入端與非門 xor myxor(y,a,b) //異或門 bufif0 mybuf (y,a,en)。 //低電平使能的三態(tài)緩沖器 ? 例 10 采用結(jié)構(gòu)描述方式描述硬件電路 module example_4_11(y,a,b,c)。 input a,b,c。 output y。 wire s1,s2,s3。 not (s1,a)。 nand (s2,c,s1)。 nand (s3,a,b)。 nand (y,s2,s3)。 endmodule （ 2） Verilog HDL行為級(jí)描述 ? Verilog HDL行為描述方式是通過行為語句來描述電路要實(shí)現(xiàn)的功能，表示輸入輸出間轉(zhuǎn)換的行為，不涉及具體結(jié)構(gòu)。 ? 行為建模是一種“高級(jí)”的描述方式。行為描述既可以描述簡單的邏輯門，又可以描述復(fù)雜的數(shù)字系統(tǒng)，乃至微處理器。既可以描述組合邏輯電路，又可以描述時(shí)序邏輯電路。 ? 例 11 2選 1數(shù)據(jù)選擇器，用 Verilog HDL對(duì)它做行為描述。 module mux_2_to_1 (a, b, out,outbar,sel)。 //這是一個(gè) 2選 1數(shù)據(jù)選擇器，名為 mux_2_to_1 input a, b, sel。 //定義模塊的輸入端口為 a, b和 sel output out, outbar。 //定義模塊的輸出端口為 out和 outbar assign out=sel? a:b。 //如果 sel=1，將 a賦值給 out //如果 sel=0，將 b賦值給 out assign outbar =~out。 //將 out取反后賦值給 outbar endmodule //模塊描述結(jié)束 作 業(yè) ? 24小時(shí)計(jì)時(shí)表和 計(jì)數(shù)譯碼顯示電路的 編程，顯示秒、分、小時(shí)， MAX+plus II 仿真。 例 12 3線 8線譯碼器的 Verilog HDL設(shè)計(jì) module decode3_8 (a, b, c, y, en)。 //這是一個(gè) 3線 8線譯碼器，名為 decode3_8 input a, b, c, en。 //定義模塊的輸入端口 output [7:0] y。 //定義模塊的輸出端口為 out reg[7:0] y。 always @(en or a or b or c) begin if(en) y=8’b11111111。 else begin case({c, b, a}) 3’b000: y=8’b11111110。 3’b001: y=8’b11111101。 3’b010: y=8’b11111011。 3’b011: y=8’b11110111。 3’b100: y=8’b11101111。 3’b101: y=8’b11011111。 3’b110: y=8’b10111111。 3’b111: y=8’b01111111。 endcase end end endmodule //模塊描述結(jié)束 例 13 8D鎖存器的設(shè)計(jì) module D_8 (d,q,en)。 output[7:0] q。 input en。 input[7:0] d。 reg[7:0] q。 always @(en or d) begin if(~en) q=q。 else q=d。 end endmodule 例 14 異步清除十進(jìn)制加法計(jì)數(shù)器的描述 ? 異步清除是指復(fù)位信號(hào)有效時(shí)，計(jì)數(shù)器立即被清零，不考慮時(shí)鐘。 ? 復(fù)位信號(hào) clr，高電平有效；時(shí)鐘信號(hào) clk，上升沿觸發(fā)； ? 當(dāng) clr=1，計(jì)數(shù)器清 0。 clr=0時(shí)，計(jì)數(shù)器正常計(jì)數(shù)。 module t10a (clr, clk, t, out)。 //模塊名稱和端口名 input clr, clk。 output[3:0] out。 output t。 reg[3:0] out。 reg t。 always @(posedge clk or posedge clr) begin if (clr) begin out=4’b0000。 t=0。 end else if (out==4’b1001) begin out=4’b0000。 t=1。 end else begin t=0。 out=out+1。 end end endmodule （ 3）用結(jié)構(gòu)描述實(shí)現(xiàn)電路系統(tǒng)設(shè)計(jì) ? 任何用 Verilog HDL描述的電路設(shè)計(jì)模塊（ module），均可用模塊例化語句，例化一個(gè)元件，來實(shí)現(xiàn)電路系統(tǒng)的設(shè)計(jì)。模塊例化語句格式與邏輯門例化語句格式相同，具體格式： 設(shè)計(jì)模塊名 例化電路名 （端口列表）； ? 其中，“例化電路名”是用戶為系統(tǒng)設(shè)計(jì)定義的標(biāo)識(shí)符，相當(dāng)于系統(tǒng)電路板上為插入設(shè)計(jì)模塊元件的插座，而端口列表相當(dāng)于插座上引腳名表，應(yīng)與設(shè)計(jì)模塊的輸入 /輸出端口一一對(duì)應(yīng)。 ? 用模塊例化方式設(shè)計(jì) 8位計(jì)數(shù)譯碼器電路系統(tǒng)。 ? 在 8位計(jì)數(shù)譯碼系統(tǒng)電路設(shè)計(jì)中，需要事先設(shè)計(jì)一個(gè) 4位二進(jìn)制加法計(jì)數(shù)器 t4e模塊和一個(gè)七段數(shù)碼顯示器的譯碼器Dec7s模塊，然后用例化方式將這兩種模塊組成計(jì)數(shù)譯碼系統(tǒng)電路。 例 15 4位二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì) ? 4位二進(jìn)制加法計(jì)數(shù)器的符號(hào)如圖， CLK是時(shí)鐘輸入端； ? CLR復(fù)位控制輸入端，當(dāng) CLR=1時(shí)計(jì)數(shù)器被復(fù)位，輸出 Q[3..0]=0000； ? ENA 是使能控制輸入端，當(dāng) ENA=1時(shí)，計(jì)數(shù)器才能工作； ? COUT是進(jìn)位輸出端，當(dāng)輸出 Q[3..0]=1111時(shí)， COUT=1。 module t4e(clk,clr,ena,cout,q)。 input clk ,clr,ena。 output [3:0] q。 output cout。 reg [3:0] q。 always @(posedge clr or posedge clk) begin if (clr) q= ’b0000。 else if (ena) q=q+1。 end assign cout=amp。q。 endmodule 例 16 七段數(shù)碼顯示器的譯碼器 ? Dec7s的元件符號(hào)如圖 ? A[3..0]是 4數(shù)據(jù)輸入端，將接至t4e的輸出端 Q[3..0]； ? Q[7..0]是譯碼器的輸出端，提供七段數(shù)碼顯示數(shù)據(jù)。 module Dec7s(a,q)。 output[7:0] q。 input[3:0] a。 reg[7:0] q。 always @(a) begin case(a) 0: q=839。b00111111。 1: q=839。b00000110。 2: q=839。b01011011。 3: q=839。b01001111。 4: q=839。b01100110。 5: q=839。b01101101。 6: q=839。b01111101。 7: q=839。b00000111。 8: q=839。b01111111。 9: q=839。b01101111。 10: q=839。b01110111。 11: q=839。b01111100。 12: q=839。b00111001。 13: q=839。b01011110。 14: q=839。b01111001。 15: q=839。b01110001。 endcase end endmodule ? 計(jì)數(shù)譯碼系統(tǒng)電路的設(shè)計(jì) ? 計(jì)數(shù)譯碼系統(tǒng)電路是用 MAX+plus II的圖形編輯方式設(shè)計(jì)出來的。 x q1 q2 例 17 用模塊例化方式將 t4e和 dec7s兩種模塊組成計(jì)數(shù)譯碼系統(tǒng)電路t_dec7s的源程序： module t_Dec_v(clk,clr,ena,cout,q)。 input clk ,clr,ena。 output [15:0] q。 output cout。 reg [15:0] q。 wire [3:0] q1,q2。 wire x。 t4e u1(clk,clr,ena,x,q1)。 t4e u2(clk,clr,x,cout,q2)。 dec7s u3(q1,q[7:0])。 dec7s u4(q2,q[15:8])。 endmodule Verilog HDL設(shè)計(jì)電路流程 （ 1） MAX+plus II軟件的應(yīng)用入門 ①安裝 MAX+plus II軟件 ： 安裝完成軟件，在運(yùn)行軟件之前，選擇 Optins 菜單的 license set up命令，打開窗口如下，將 license數(shù)據(jù)文件安裝完畢，即可運(yùn)行軟件。 ② 編輯文本輸入文件 ： 選擇菜單 FileNew，打開窗口如圖，選擇文本編輯器，打開文本編輯窗口。