【正文】 cout, ina, inb, cin)； 模塊名 adder 二、模塊內(nèi)容 模塊內(nèi)容包括 I/O聲明、信號類型聲明和功能描述。 自己閱讀 第 2章 Verilog HDL語言 Verilog HDL設(shè)計模塊的基本結(jié)構(gòu) ? Verilog HDL程序設(shè)計由模塊 (module)構(gòu)成的， 設(shè)計模塊的基本結(jié)構(gòu)如圖，一個完整的 Verilog HDL設(shè)計模塊包括端口定義、 I/O聲明、信號類型聲明和功能描述 4個部分。 ? 針對具體的設(shè)計，實施自頂向下的設(shè)計方法的形式會有所不同，但均需遵循以下兩條原則：逐層分解功能，分層次進行設(shè)計。隨著技術(shù)的不斷進步，許多設(shè)計由一個設(shè)計者已無法完成，必須經(jīng)過多個設(shè)計者分工協(xié)作完成一項設(shè)計的情況越來越多。由于高層設(shè)計同器件無關(guān)，設(shè)計易于在各種集成電路工藝或可編程器件之間移植。 采用自頂向下的設(shè)計方法有如下優(yōu)點 : (1) 自頂向下設(shè)計方法是一種模塊化設(shè)計方法。 ? 自頂向下是指將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個系統(tǒng)中各子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計和實現(xiàn)為止。 自己閱讀 ? 數(shù)字系統(tǒng)設(shè)計有多種方法，如模塊設(shè)計法、自頂向下設(shè)計法和自底向上設(shè)計法等。 ? 綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。 ? 綜合器的功能就是將設(shè)計者在 EDA平臺上完成的針對某個系統(tǒng)項目的 HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結(jié)構(gòu)組件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。 (3) Verilog、 VHDL軟件程序的文本方式 ：最一般化、最具普遍性的輸入方法，任何支持 VHDL的EDA工具都支持文本方式的編輯和編譯。當填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機類型等要素后，就可以自動生成 VHDL程序。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計元件。 常用的源程序輸入方式有三種。例如，最終的物理實現(xiàn)可以是門陣列、可編程邏輯器件等，由于對應(yīng)的器件不同，因此各自的布局布線工具會有很大的差異。 (4) 綜合仿真子模塊：該模塊包括各個層次的綜合工具，理想的情況是：從高層次到低層次的綜合仿真全部由 EDA工具自動實現(xiàn)。 自己閱讀 (2)設(shè)計數(shù)據(jù)庫子模塊：該模塊存放系統(tǒng)提供的庫單元以及用戶的設(shè)計描述和中間設(shè)計結(jié)果。 ? 設(shè)計輸入子模塊不僅能接受圖形描述輸入、硬件描述語言 (HDL)描述輸入，還能接受圖文混合描述輸入。 ? EDA軟件系統(tǒng)應(yīng)當包含以下子模塊： ? 設(shè)計輸入子模塊、 ? 設(shè)計數(shù)據(jù)庫子模塊、 ? 分析驗證子模塊、 ? 綜合仿真子模塊、 ? 布局布線子模塊等。 自己閱讀 EDA軟件系統(tǒng)的構(gòu)成 ? EDA技術(shù)研究的對象是電子設(shè)計的全過程，有系統(tǒng)級、電路級和物理級 3個層次的設(shè)計。 4 實驗開發(fā)系統(tǒng) 提供芯片下載電路及 EDA實驗 /開發(fā)的外圍資源 (類似于用于單片機開發(fā)的仿真器 )，供硬件驗證用。 ?在適配之后， MAX+plus II生成供時序仿真用的EDIF、 VHDL和 Verilog這三種不同格式的網(wǎng)表文件。 ?MAX+plus II：支持原理圖、 VHDL和 Verilog語言文本文件，以及以波形與 EDIF等格式的文件作為設(shè)計輸入，并支持這些文件的任意混合設(shè)計。MAX+plus II軟件是一個集成化的可編程邏輯器件開發(fā)環(huán)境，設(shè)計者能在這個環(huán)境下進行邏輯設(shè)計，完成設(shè)計文件的輸入編輯、編譯、仿真、綜合、布局布線和編程下載等設(shè)計工作。 ? MAX+plus II是 Altera公司開發(fā)的 EDA工具軟件。 ? 有專家認為，在新世紀中， VHDL與 Verilog語言將承擔幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。 ? VHDL：作為 IEEE的工業(yè)標準硬件描述語言，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 ? FPGA/CPLD的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。 ? FPGA是現(xiàn)場可編程門陣列的簡稱， ? CPLD是復(fù)雜可編程邏輯器件的簡稱。 ④ 實驗開發(fā)系統(tǒng)，實驗開發(fā)系統(tǒng)則是利用 EDA技術(shù)進行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具。 VHDL、 Verilog、 ABEL ③ 軟件開發(fā)工具，軟件開發(fā)工具是利用 EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動化設(shè)計工具。 EDA技術(shù)涉及面廣，內(nèi)容豐富，主要應(yīng)掌握如下四個方面的內(nèi)容： ① 大規(guī)模可編程邏輯器件，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進行電子系統(tǒng)設(shè)計的載體。 ? CPLD、 FPGA器件可以通過 軟件編程 而對硬件結(jié)構(gòu)和工作方式進行 重構(gòu) ，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。 ? EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可靠性，減輕了設(shè)計者的勞動強度。 第 1章 EDA技術(shù)簡介 EDA技術(shù)的主要內(nèi)容 EDA軟件系統(tǒng)的構(gòu)成 EDA的工程設(shè)計流程 數(shù)字系統(tǒng)的設(shè)計方法 第 2章 Verilog HDL語言編程 Verilog HDL設(shè)計模塊的基本結(jié)構(gòu) Verilog HDL詞法構(gòu)成 Verilog HDL的語句 Verilog HDL模型 Verilog HDL設(shè)計電路流程 用 Verilog HDL描述邏輯電路的實例 第 3章 VHDL 語言編程基礎(chǔ) 概述 VHDL程序基本結(jié)構(gòu) VHDL語言要素 VHDL順序語句 VHDL并行語句 子程序 (SUBPROGRAM) 庫、程序包及其他 VHDL描述風格 基本邏輯電路設(shè)計 狀態(tài)機的 VHDL設(shè)計 第 4章 MATLAB程序入門 變量及其賦值 矩陣的初等運算 元素群運算 邏輯判斷及流程控制 基本繪圖方法 M文件及程序調(diào)試 MATLAB的開發(fā)環(huán)境和工具 第 5章 MATLAB在電路中的應(yīng)用 電阻電路和動態(tài)電路 正弦穩(wěn)態(tài)電路和頻率響應(yīng) 二端口電路 濾波器 第 1章 EDA技術(shù)簡介 EDA技術(shù)的主要內(nèi)容 ? EDA是電子設(shè)計自動化（ Electronic Design Automation）的縮寫。 電路計算機輔助設(shè)計 吉林大學通信工程學院 高燕梅 教學內(nèi)容與要求 第 1章 EDA技術(shù)簡介 第 2章 Verilog HDL語言編程 （ 10學時） 第 3章 VHDL語言編程 （ 4學時） 第 4章 MATLAB程序入門 （ 12學時） 第 5章 MATLAB在電路中的應(yīng)用 （ 4學時） 每章有實驗室上機實驗 成績評定標準 ? 五級分制 ? 作業(yè)加上機考核： 作業(yè)必做，上機交作業(yè)時隨機考兩個問題。 點名沒有缺勤，加分。 ? EDA技術(shù)就是以計算機為工具，設(shè)計者在 EDA軟件平臺上，用硬件描述語言 HDL完成設(shè)計 文件，然后由計算機自動地完成邏輯 編譯 、化簡、分割、綜合、優(yōu)化、布局、布線和 仿真 ，直至對于特定目標芯片的 適配編譯 、邏輯映射和 編程下載 等工作。 ? 在電子技術(shù)設(shè)計領(lǐng)域， 可編程邏輯器件 （如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。促進了 EDA技術(shù)的迅速發(fā)展。 FPGA和 CPLD ② 硬件描述語言，硬件描述語言是利用 EDA技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段。 Altera的 MAX+plus II、 Lattice的 ispEXPERT、 Xilinx的Foundation Series。 1 大規(guī)?？删幊踢壿嬈骷? ? 可編程邏輯器件 (簡稱 PLD)是一種由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。 ? 高集成度、高速度和高可靠性是 FPGA/CPLD最明顯的特點，其時鐘延時可小至 ns級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有著非常廣闊的應(yīng)用前景。 2 硬件描述語言 (HDL) 常用的硬件描述語言有 VHDL、 Verilog、 ABEL。 ? Verilog：支持的 EDA工具較多，適用于 RTL級（ 寄存器轉(zhuǎn)換級） 和門電路級的描述，其綜合過程較 VHDL稍簡單，但其在高級描述方面不如 VHDL。 3 軟件開發(fā)工具 目前比較流行的、主流廠家的 EDA的軟件工具有： ? Altera的 MAX+plus II、升級版 Quartus II； ? Lattice的 ispEXPERT； ? Xilinx的 Foundation Series。Altera公司是世界上最大的可編程邏輯器件供應(yīng)商之一。軟件界面友好、方便易學、功能全面，是非常流行的大眾化 EDA平臺。 ?它具有門級仿真器，可以進行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結(jié)果。 ?它界面友好，使用便捷，被譽為業(yè)界最易學易用的 EDA的軟件 ，并支持主流的第三方 EDA工具，支持所有 Altera公司的 FPGA/CPLD大規(guī)模邏輯器件。一般包括： ① 實驗或開發(fā)所需的各類基本信號發(fā)生模塊，包括時鐘、脈沖、高低電平等； ② FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等； ③ 監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”； ④ 目標芯片適配座以及上面的 FPGA/CPLD目標芯片和編程下載電路。 ? 涉及的電子系統(tǒng)從低頻、高頻到微波，從線性到非線性，從模擬到數(shù)字，從通用集成電路到專用集成電路構(gòu)造的電子系統(tǒng)，因此 EDA技術(shù)研究的范疇相當廣泛。 自己閱讀 (1) 設(shè)計輸入子模塊；用戶編輯輸入模塊的設(shè)計描述，并進行語義正確性、語法規(guī)則的檢查，檢查通過后，將用戶的設(shè)計描述數(shù)據(jù)轉(zhuǎn)換為 EDA軟件系統(tǒng)的內(nèi)部數(shù)據(jù)格式，存入設(shè)計數(shù)據(jù)庫被其他子模塊調(diào)用。 ? 該子模塊一般包含針對不同描述方式的編輯器，如圖形編輯器、文本編輯器等，同時包含對應(yīng)的分析器。 (3) 分析驗證子模塊：該模塊包括各個層次的模擬驗證、設(shè)計規(guī)則的檢查、故障診斷等。 (5) 布局布線子模塊：該模塊實現(xiàn)由邏輯設(shè)計到物理實現(xiàn)的映射，因此與物理實現(xiàn)的方式密切相關(guān)。 自己閱讀 EDA的工程設(shè)計流程 1 源程序的編輯和編譯 利用 EDA技術(shù)進行一項工程設(shè)計，首先需利用 EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達出來，進行排錯編譯，變成 Verilog、 VHDL文件格式，為進一步的邏輯綜合作準備。 (1) 原理圖輸入方式：利用 EDA工具提供的圖形編輯器以原理圖的方式進行輸入。 (2) 狀態(tài)圖輸入方式 ：以圖形的方式表示狀態(tài)圖進行輸入。這種設(shè)計方式簡化了狀態(tài)機的設(shè)計，比較流行。 2 邏輯綜合和優(yōu)化 ? 將 VHDL的軟件設(shè)計與硬件的可實現(xiàn)性掛鉤，需要利用 EDA軟件系統(tǒng)的綜合器進行邏輯綜合。 ? 綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成低級的，可與FPGA/CPLD或構(gòu)成 ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。 ? 數(shù)字系統(tǒng)的設(shè)計一般采用自頂向下、由粗到細、逐步求精的方法。 ? 采用該方法設(shè)計時，高層設(shè)計進行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細的描述在下一設(shè)計層次說明，最底層的設(shè)計才涉及具體的寄存器和邏輯門電路等實現(xiàn)方式的描述。對設(shè)計的描述從上到下逐步由粗略到詳細，符合常規(guī)的邏輯思維習慣。 (2) 適合多個設(shè)計者同時進行設(shè)計。在這種情況下，應(yīng)用自頂向下的設(shè)計方法便于由多個設(shè)計者同時進行設(shè)計，對設(shè)計任務(wù)進行合理分配，用系統(tǒng)工程的方法對設(shè)計進行管理。同時，應(yīng)在各個設(shè)計層次上，考慮相應(yīng)的仿真驗證問題。 一、模塊端口的定義 ? 模塊端口定義用來聲明電路設(shè)計模塊 的輸入 /輸出端口，端口定義格式如下： module 模塊名 （端口 1，端口 2，端口 3， … ）； ? 在端口定義的括號中，是設(shè)計電路模塊與外界聯(lián)系的全部輸入 /輸出端口信號或引腳，是設(shè)計實體對外的一個通信界面，是外界可以看到的部分（不包含電源和接地端），多個端口之間用“，”分隔。 （ 1）模塊的 I/O聲明 模塊的 I/O聲明用來聲明模塊端口定義中各端口數(shù)據(jù)流動方向，包括輸入 (input)、輸出 (output)和雙向 (in