【正文】 步復(fù)位輸入端，當(dāng) CLK的上升沿到來(lái)時(shí)且 CLR=1，則計(jì)數(shù)器被復(fù)位，OUT=00000000。 input load, cin, clk, clr output [7:0] out。 else if(clr) out=’b00000000。 endmodule ? 用 always塊語(yǔ)句實(shí)現(xiàn) 8位二進(jìn)制加法計(jì)數(shù)器的建模。out。 ? Initial塊語(yǔ)句的使用格式 ： Initial Begin 語(yǔ)句 1。 addr=addr+1) memory[addr]=0。 ③ Verilog HDL程序的書(shū)寫(xiě)格式自由，一行可以有一條或多條語(yǔ)句，一條語(yǔ)句也可以分為多行寫(xiě)。 Verilog HDL詞法構(gòu)成 ? Verilog HDL的詞法標(biāo)識(shí)符包括：間隔符與注釋符、操作符、數(shù)值常量、字符串、標(biāo)識(shí)符和關(guān)鍵字。但在字符串中空格符和 tab符號(hào)（制表符）是有意義的字符。 表 1 Verilog HDL 的操作符及簡(jiǎn)要說(shuō)明 分類(lèi) 操作符及功能 簡(jiǎn)要說(shuō)明 算術(shù)操作符 + 加 減 * 乘 / 除 % 整除 二元操作符，即有兩個(gè)操作數(shù)。 關(guān)系操作符 大于 小于 = 大于等于 = 小于等于 == 相等 != 不相等 === 全等 !== 非全等 關(guān)系運(yùn)算是二元操作符，關(guān)系運(yùn)算的結(jié)果是 1位邏輯值。全等運(yùn)算要求兩個(gè)操作數(shù)完全一致 。 “ ~”是一元操作符，其余都是二元操作符。amp。 縮減操作符 amp。”是對(duì)操作數(shù)各位的值進(jìn)行邏輯與運(yùn)算，得到一個(gè)一位的結(jié)果值 1或 0 。 分類(lèi) 操作符及功能 簡(jiǎn)要說(shuō)明 移位操作符 右移 左移 二元操作符，對(duì)左側(cè)的操作數(shù)進(jìn)行它右側(cè)操作數(shù)指明的位數(shù)的移位，空出的位用 0補(bǔ)全。 例如 a？ b： c 若條件操作數(shù) a是邏輯 1，則算子返回表達(dá)式 1操作數(shù) b； 若 a是邏輯 0，則算子返回表達(dá)式 2操作數(shù) c。 {cout,sum}=ina+inb+cin。amp。圓括號(hào)（）用于改變優(yōu)先級(jí)或使得表達(dá)式中運(yùn)算順序更加清晰，提高源文件的可讀性。 ? 常量定義格式為： parameter 常量名 1=表達(dá)式，常量名 2=表達(dá)式， … ，常量名 n=表達(dá)式； parameter是常量定義關(guān)鍵字，常量名是用戶(hù)定義的標(biāo)識(shí)符，表達(dá)式為常量賦值。 ? 常數(shù)書(shū)寫(xiě)格式是： [size]’base value 其中 size是位寬，定義了數(shù)值常量的位數(shù)（長(zhǎng)度）； base 代表這個(gè)數(shù)據(jù)的進(jìn)制，取值范圍和相應(yīng)的進(jìn)制如下表； value是一個(gè)數(shù)值常量的值，書(shū)寫(xiě)格式與進(jìn)制 base相對(duì)應(yīng)。如果采用十進(jìn)制格式，小數(shù)點(diǎn)兩邊必須都有數(shù)字。在表達(dá)式或賦值語(yǔ)句中作為操作數(shù)的字符串被看作ASCII值序列，即一個(gè)字符串中的每一個(gè)字符對(duì)應(yīng)一個(gè) 8位 ASCII值。 ? ②字符數(shù)不能多于 1024。 （ 6）關(guān)鍵字 ? 關(guān)鍵字是 Verilog HDL預(yù)先定義的專(zhuān)用詞。在 Verilog HDL中，變量分為網(wǎng)絡(luò)型（ s type）和寄存器型（ register type）兩種。作為一種數(shù)值容器，可以容納當(dāng)前值，也可以保持歷史值。 ? 常見(jiàn)的 register型變量及說(shuō)明 類(lèi)型 功能說(shuō)明 reg 常用的寄存器型變量 integer 32位帶符號(hào)整數(shù)型變量 real 64位帶符號(hào)實(shí)數(shù)型變量 time 無(wú)符號(hào)時(shí)間型變量 Verilog HDL的語(yǔ)句 ? Verilog HDL的語(yǔ)句包括賦值語(yǔ)句、條件語(yǔ)句、循環(huán)語(yǔ)句、結(jié)構(gòu)聲明語(yǔ)句和編譯預(yù)處理語(yǔ)句等類(lèi)型，每一類(lèi)語(yǔ)句又包括幾種不同的語(yǔ)句。 ①門(mén)基元賦值語(yǔ)句 ? 門(mén)基元賦值語(yǔ)句的格式為： ? 基本邏輯門(mén)關(guān)鍵字 （門(mén)輸出，門(mén)輸入 1，門(mén)輸入 2， … ，門(mén)輸入 n）； ? 例如 4輸入與非門(mén)的門(mén)基元賦值語(yǔ)句為 nand (y,a,b,c,d)。d)等效 ② 連續(xù)賦值語(yǔ)句 ? 連續(xù)賦值語(yǔ)句的關(guān)鍵字 assign，賦值符號(hào)是“ =”，賦值語(yǔ)句的格式為 assign 賦值變量 =表達(dá)式； ? 例如 assign y=~(aamp。在執(zhí)行中，輸出y的變化跟隨輸入 a、 b、 c、 d的變化而變化，反映了信息傳送的連續(xù)性。 input a,b,c,d。d)。 ④ 非阻塞賦值語(yǔ)句 ? 非阻塞賦值語(yǔ)句也是出現(xiàn)在 initial和 always塊語(yǔ)句中，賦值符號(hào)是“ =”，語(yǔ)句格式為： 賦值變量 =表達(dá)式； ? 非阻塞賦值語(yǔ)句“ =”左邊的賦值變量必須是（寄存器） reg型變量，其值在塊語(yǔ)句結(jié)束時(shí)才可得到，與過(guò)程賦值語(yǔ)句不同。 r=n。 input d,clock。 always (posedge clock) q=d。 例 3 8線(xiàn) 3線(xiàn)優(yōu)先編碼器的設(shè)計(jì) ? 8線(xiàn) 3線(xiàn)優(yōu)先編碼器的功能表 module code(y,a)。 always (a) begin if(~a[7]) y=3’b111。 else if(~a[3]) y=3’b011。 end endmodule 輸入 輸出 in0 in1 in2 in3 in4 in5 in6 in7 out2 out1 out0 x x x x x x x 0 x x x x x x 0 1 x x x x x 0 1 1 x x x x 0 1 1 1 x x x 0 1 1 1 1 x x 0 1 1 1 1 1 x 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 ② case語(yǔ)句 ? case語(yǔ)句是一種多分支的條件語(yǔ)句， case語(yǔ)句的格式為： case（表達(dá)式） 選擇值 1： 語(yǔ)句 1； 選擇值 2： 語(yǔ)句 2； … 選擇值 n： 語(yǔ)句 n； default: n+1 endcase ? 執(zhí)行 case語(yǔ)句時(shí)，首先計(jì)算表達(dá)式的值，然后執(zhí)行條件句中相應(yīng)的“選擇值”的語(yǔ)句。 例 4：用 case語(yǔ)句描述 4選 1數(shù)據(jù)選擇器 ? 控制信號(hào) s1,s2有 4種組合，控制 a,b,c,d中的一個(gè)數(shù)據(jù)送到輸出端。 output z。 2’b10: z=c。 s1 s2 z 0 0 0 1 1 0 1 1 a b c d 4選 1數(shù)據(jù)選擇器功能表 （ 3）循環(huán)語(yǔ)句 ? 循環(huán)語(yǔ)句包含 for語(yǔ)句、 repeat語(yǔ)句、 while語(yǔ)句和 forever語(yǔ)句 4種。在程序中，用 for語(yǔ)句對(duì) a的值，逐位進(jìn)行模 2加運(yùn)算（即異或 XOR），循環(huán)指針變量 n控制模 2加的次數(shù)。 output out。 for(n=0。 parameter size=7。 integer n。 n=n+1。為了使語(yǔ)句能夠結(jié)束，在循環(huán)執(zhí)行的語(yǔ)句中必須包含一條能改變循環(huán)條件的語(yǔ)句。 //10表示輸出與輸入信號(hào)之間具有 10個(gè)單位的時(shí)間延遲， !clk取非 （ 4）結(jié)構(gòu)聲明語(yǔ)句 ? Verilog HDL的任何過(guò)程模塊都是放在結(jié)構(gòu)聲明語(yǔ)句中，結(jié)構(gòu)聲明語(yǔ)句包括always、 initial、 task和 function等 4種結(jié)構(gòu)。塊內(nèi)語(yǔ)句可以包括：過(guò)程賦值、 if、 case、 for、while、 repeat、 task和 function等語(yǔ)句。 ③ task語(yǔ)句 ? 在 Verilog HDL模塊中， task語(yǔ)句用來(lái)定義任務(wù)。 ? 例如， 8位加法器的任務(wù)定義如下： task adder8 output[7:0] sum。 assign{cout,sum}=ina+inb+cin。 （ 3）當(dāng)任務(wù)調(diào)用時(shí)，任務(wù)被激活。 ④ function語(yǔ)句 ? 在 Verilog HDL模塊中， function語(yǔ)句用來(lái)定義函數(shù)。 input[7:0] a,b。通過(guò)函數(shù)的調(diào)用來(lái)完成摹寫(xiě)數(shù)據(jù)的運(yùn)算或轉(zhuǎn)換。 函數(shù)和任務(wù)存在以下幾處區(qū)別： （ 1）任務(wù)可以有任意不同類(lèi)型輸入 /輸出參數(shù)，函數(shù)不能將inout類(lèi)型作為輸出。 （ 5）語(yǔ)句的順序執(zhí)行與并行執(zhí)行 ? Verilog HDL中有順序執(zhí)行語(yǔ)句和并行執(zhí)行語(yǔ)句之分。計(jì)數(shù)器計(jì)數(shù)狀態(tài)從 4’b0000到 4’b1001循環(huán)。 output t。out=4’b0000。out=out+1。 ? 結(jié)構(gòu)描述是對(duì)設(shè)計(jì)電路的結(jié)構(gòu)進(jìn)行描述，既描述設(shè)計(jì)電路使用的元件及這些元件之間的連接關(guān)系。常用的： not非門(mén)、 and與門(mén)、 nand與非門(mén)、 or或門(mén)、 nor或非門(mén)、 xor異或門(mén)、xnor同或門(mén)、 buf緩沖器、及 bufif bufif0、 notif notif0各種三態(tài)門(mén)。 //低電平使能的三態(tài)緩沖器 ? 例 10 采用結(jié)構(gòu)描述方式描述硬件電路 module example_4_11(y,a,b,c)。 not (s1,a)。 endmodule （ 2） Verilog HDL行為級(jí)描述 ? Verilog HDL行為描述方式是通過(guò)行為語(yǔ)句來(lái)描述電路要實(shí)現(xiàn)的功能，表示輸入輸出間轉(zhuǎn)換的行為，不涉及具體結(jié)構(gòu)。 ? 例 11 2選 1數(shù)據(jù)選擇器，用 Verilog HDL對(duì)它做行為描述。 //定義模塊的輸出端口為 out和 outbar assign out=sel? a:b。 //這是一個(gè) 3線(xiàn) 8線(xiàn)譯碼器，名為 decode3_8 input a, b, c, en。 else begin case({c, b, a}) 3’b000: y=8’b11111110。 3’b100: y=8’b11101111。 endcase end end endmodule //模塊描述結(jié)束 例 13 8D鎖存器的設(shè)計(jì) module D_8 (d,q,en)。 reg[7:0] q。 ? 復(fù)位信號(hào) clr，高電平有效；時(shí)鐘信號(hào) clk，上升沿觸發(fā)； ? 當(dāng) clr=1，計(jì)數(shù)器清 0。 output[3:0] out。 always (posedge clk or posedge clr) begin if (clr) begin out=4’b0000。 end else begin t=0。 ? 用模塊例化方式設(shè)計(jì) 8位計(jì)數(shù)譯碼器電路系統(tǒng)。 input clk ,clr,ena。 always (posedge clr or posedge clk) begin if (clr) q= ’b0000。 endmodule 例 16 七段數(shù)碼顯示器的譯碼器 ? Dec7s的元件符號(hào)如圖 ? A[3..0]是 4數(shù)據(jù)輸入端，將接至t4e的輸出端 Q[3..0]； ? Q[7..0]是譯碼器的輸出端，提供七段數(shù)碼顯示數(shù)據(jù)。 reg[7:0] q。b00000110。b01001111。b01101101。b00000111。b01101111。b01111100。b01011110。b01110001。 output [15:0] q。 wire x。 dec7s u4(q2,q[15:8]