【正文】 。 2’b01: z=b。與 case語句的區(qū)別是不考慮語句中的高阻 z和未知 x的那些位，只關(guān)注其他位的比較結(jié)果。即 循環(huán)重復(fù)次數(shù) =（終值 初值） /步長值 例 5： 8位奇偶校驗(yàn)器的描述 ? 用 a表示輸入信號(hào)，長度為 8位的向量。 input[7:0] a。 always (a) begin out=0。 //異或 end endmodule ② repeat語句 ? repeat語句的語法格式為： repeat（循環(huán)次數(shù)表達(dá)式）語句； ? 例 6 用 repeat語句實(shí)現(xiàn) 8位奇偶校驗(yàn)器的描述如下： module test8_1(a,out)。 reg out。 repeat(size) begin out=out^a[n]。若為真，則執(zhí)行其后面的語句；若為假，則不執(zhí)行 ，表示循環(huán)結(jié)束。例如產(chǎn)生時(shí)鐘clk的語句為： 10 forever 10 clk=!clk。當(dāng)表達(dá)式中任何信號(hào)發(fā)生變化時(shí)，就會(huì)執(zhí)行一遍塊內(nèi)的語句。 ② initial語句 ? initial語句的語法格式為： initial begin 語句 1； 語句 2； … ； end ? initial語句的使用次數(shù)是不受限制的，但塊內(nèi)的語句僅執(zhí)行一次，因此 initial語句常用于仿真中的初始化。 ? 可以被調(diào)用的任務(wù)必須事先用 task語句定義，定義格式如下： task 任務(wù)名； 端口聲明語句； 類型聲明語句； begin 語句 end endtask ? 任務(wù)定義與模塊（ module）定義的格式相同，區(qū)別在于任務(wù)是用 task endtask語句來定義，而且沒有端口名列表。 input cin。 （ 2）定義任務(wù)時(shí)，沒有端口名列表，但要進(jìn)行端口和數(shù)據(jù)的聲明。 （ 4）一個(gè)任務(wù)可以調(diào)用別的任務(wù)或函數(shù)，可調(diào)用的任務(wù)和函數(shù)的個(gè)數(shù)不受限制。 例 8 求最大值的函數(shù) function[7:0] max。 end endfunction ? 函數(shù)調(diào)用的格式如下 函數(shù)名 （關(guān)聯(lián)參數(shù)表）； ? 函數(shù)調(diào)用一般是出現(xiàn)在模塊、任務(wù)或函數(shù)語句中。通過函數(shù)的調(diào)用，求出 data和 peak中的最大值，并用函數(shù)名 max返回。 （ 4）任務(wù)不向表達(dá)式返回值，函數(shù)向調(diào)用它的表達(dá)式返回一個(gè)值。 ? 例 9 同步清除十進(jìn)制加法計(jì)數(shù)器的描述 ? 同步清 0是在時(shí)鐘信號(hào)作用下，計(jì)數(shù)器的狀態(tài)被 clr清 0，清 0信號(hào) clr高電平有效； ? 時(shí)鐘信號(hào) clk上升沿觸發(fā)。 output[3:0] out。 always (posedge clk) begin if(clr) begin t=0。end else begin t=0。行為描述屬于高層次的描述方法，在Verilog HDL中，行為描述包括系統(tǒng)級(jí)（ System Level）、算法級(jí)（ Algorithm Level）和寄存器傳輸級(jí)（ RTL:Register Thansfer Level）等 3種抽象級(jí)別。 （ 1） Verilog HDL門級(jí)描述方式 ? Verilog HDL提供了豐富的門類型關(guān)鍵字，用于門級(jí)的描述。 //二輸入端與非門 xor myxor(y,a,b) //異或門 bufif0 mybuf (y,a,en)。 wire s1,s2,s3。 nand (y,s2,s3)。既可以描述組合邏輯電路，又可以描述時(shí)序邏輯電路。 //定義模塊的輸入端口為 a, b和 sel output out, outbar。 例 12 3線 8線譯碼器的 Verilog HDL設(shè)計(jì) module decode3_8 (a, b, c, y, en)。 always (en or a or b or c) begin if(en) y=8’b11111111。 3’b011: y=8’b11110111。 3’b111: y=8’b01111111。 input[7:0] d。 end endmodule 例 14 異步清除十進(jìn)制加法計(jì)數(shù)器的描述 ? 異步清除是指復(fù)位信號(hào)有效時(shí)，計(jì)數(shù)器立即被清零，不考慮時(shí)鐘。 //模塊名稱和端口名 input clr, clk。 reg t。 t=1。模塊例化語句格式與邏輯門例化語句格式相同，具體格式： 設(shè)計(jì)模塊名 例化電路名 （端口列表）； ? 其中，“例化電路名”是用戶為系統(tǒng)設(shè)計(jì)定義的標(biāo)識(shí)符，相當(dāng)于系統(tǒng)電路板上為插入設(shè)計(jì)模塊元件的插座，而端口列表相當(dāng)于插座上引腳名表，應(yīng)與設(shè)計(jì)模塊的輸入 /輸出端口一一對應(yīng)。 module t4e(clk,clr,ena,cout,q)。 reg [3:0] q。q。 input[3:0] a。 1: q=839。 3: q=839。 5: q=839。 7: q=839。 9: q=839。 11: q=839。 13: q=839。 15: q=839。 input clk ,clr,ena。 wire [3:0] q1,q2。 dec7s u3(q1,q[7:0])。 ?。 endmodule Verilog HDL設(shè)計(jì)電路流程 （ 1） MAX+plus II軟件的應(yīng)用入門 ①安裝 MAX+plus II軟件 ： 安裝完成軟件，在運(yùn)行軟件之前，選擇 Optins 菜單的 license set up命令，打開窗口如下，將 license數(shù)據(jù)文件安裝完畢，即可運(yùn)行軟件。 t4e u1(clk,clr,ena,x,q1)。 output cout。 endcase end endmodule ? 計(jì)數(shù)譯碼系統(tǒng)電路的設(shè)計(jì) ? 計(jì)數(shù)譯碼系統(tǒng)電路是用 MAX+plus II的圖形編輯方式設(shè)計(jì)出來的。 14: q=839。 12: q=839。 10: q=839。 8: q=839。 6: q=839。 4: q=839。 2: q=839。 always (a) begin case(a) 0: q=839。 module Dec7s(a,q)。 else if (ena) q=q+1。 output [3:0] q。 ? 在 8位計(jì)數(shù)譯碼系統(tǒng)電路設(shè)計(jì)中，需要事先設(shè)計(jì)一個(gè) 4位二進(jìn)制加法計(jì)數(shù)器 t4e模塊和一個(gè)七段數(shù)碼顯示器的譯碼器Dec7s模塊，然后用例化方式將這兩種模塊組成計(jì)數(shù)譯碼系統(tǒng)電路。 out=out+1。 t=0。 output t。 clr=0時(shí)，計(jì)數(shù)器正常計(jì)數(shù)。 always (en or d) begin if(~en) q=q。 output[7:0] q。 3’b101: y=8’b11011111。 3’b001: y=8’b11111101。 //定義模塊的輸入端口 output [7:0] y。 //如果 sel=1，將 a賦值給 out //如果 sel=0，將 b賦值給 out assign outbar =~out。 module mux_2_to_1 (a, b, out,outbar,sel)。 ? 行為建模是一種“高級(jí)”的描述方式。 nand (s2,c,s1)。 input a,b,c。 ? 門級(jí)描述語句格式為 門類型關(guān)鍵字 例化門的名稱 （端口列表）； ? 其中，“例化門的名稱”是用戶定義的標(biāo)識(shí)符，屬可選項(xiàng)；端口列表按：(輸出、輸入，使能控制端 )的順序列出。結(jié)構(gòu)描述屬于低層次的描述方法，在Verilog HDL，結(jié)構(gòu)描述包括門級(jí)（ Gate Level）和開關(guān)級(jí)（ Switch Level）兩種抽象級(jí)別。end end endmodule Verilog HDL模型 ? Verilog HDL具有 行為描述 和 結(jié)構(gòu)描述功能 。end else if (out==4’b1001) begin out=4’b0000。 reg t。 module t10(clr,clk,t,out)。 ? always塊語句中的語句順序語句，按照程序書寫的順序執(zhí)行。 （ 2）任務(wù)只可以在過程語句中調(diào)用，不能在連續(xù)賦值語句assign中調(diào)用；函數(shù)可以作為表達(dá)式中的一個(gè)操作數(shù)，在過程賦值語句和連續(xù)賦值語句中調(diào)用。例如，調(diào)用上例中求最大值函數(shù)的語句為 peak=max(data, peak)。 begin if (a=b) max=a。函數(shù)類似高級(jí)語言中的函數(shù)，用來單獨(dú)完成某項(xiàng)具體操作，并可以作為表達(dá)式中的一個(gè)操作數(shù)，被模塊或任務(wù)及其他函數(shù)調(diào)用，函數(shù)調(diào)用時(shí)返回一個(gè)用于表達(dá)式的值。任務(wù)調(diào)用與模塊調(diào)用一樣，通過任務(wù)名實(shí)現(xiàn)，調(diào)用時(shí)需列出端口名列表，端口名和類型必須與任務(wù)定義的排序和類型一致。 endtask ? 任務(wù)調(diào)用的格式如下： 任務(wù)名 （端口名列表）； ? 例如 8位加法器任務(wù)調(diào)用 adder8 (tsum, tcout, tina, tinb)。 output cout。任務(wù)類似高級(jí)語言中的子程序，用來單獨(dú)完成某項(xiàng)具體任務(wù)，并可以被模塊或其他任務(wù)調(diào)用。 ? 在進(jìn)行時(shí)序邏輯電路的描述中，敏感信號(hào)表達(dá)式中經(jīng)常使用“ posedge”和“ negedge”這兩個(gè)關(guān)鍵字來聲明事件是由輸入信號(hào)的正邊沿（上升沿）或負(fù)邊沿（下降沿）觸發(fā)的。 ① always塊語句 ? 在一個(gè) Verilog HDL模塊（ module）中， always塊語句的使用次數(shù)是不受限制的，塊內(nèi)的語句也是不斷重復(fù)執(zhí)行的。 ④ forever語句 ? forever語句的語法格式為： forever begin 語句； end ? forever是一種無窮循環(huán)控制語句，它不斷地執(zhí)行其后的語句或語句塊，永遠(yuǎn)不會(huì)結(jié)束。 end end endmodule //MAX+plus II軟件不支持 repeat語句，但 synplify軟件支持。 always (a) begin out=0。 input[7:0] a。n8。 reg out。 11100110 奇數(shù)個(gè) 1 ? 循環(huán)變量的初值為 0，終值為 8，因此，控制循環(huán)共執(zhí)行了 8次。 ① for語句 ? for語句的格式為： for（循環(huán)指針 =初值；循環(huán)指針 終值；循環(huán)指針 =循環(huán)指針 +步長值） begin 語句； end ? for語句可以是一組語句重復(fù)執(zhí)行，語句中的參數(shù)一般屬于整型變量或常量。 2’b11: z=d。 reg z。 ? 4選 1數(shù)據(jù)選擇器 Verilog HDL的描述如下： module mux41(z,a,b,c,d,s1,s2)。當(dāng)所有的條件句的“選擇值”與表達(dá)式的值不同時(shí)，則執(zhí)行“ default”后的語句。 else if(~a[2]) y=3’b010。