【正文】 格式為： 賦值變量 =表達式； ? 過程賦值語句“ =”左邊的賦值變量必須是（寄存器） reg型變量，其值在該語句結(jié)束時即可得到。 ? 語句執(zhí)行結(jié)束后， r的值是 75，而不是 3，因為第 3行是非阻塞賦值語句“ n=m”，該語句要等到本塊語句結(jié)束時， n的值才能改變。 endmodule （ 2）條件語句 ? 條件語句包含 if語句和 case語句，它們都是順序語句，應(yīng)放在 always塊中。 else if(~a[6]) y=3’b110。當所有的條件句的“選擇值”與表達式的值不同時，則執(zhí)行“ default”后的語句。 reg z。 ① for語句 ? for語句的格式為： for（循環(huán)指針 =初值；循環(huán)指針 終值；循環(huán)指針 =循環(huán)指針 +步長值） begin 語句； end ? for語句可以是一組語句重復執(zhí)行，語句中的參數(shù)一般屬于整型變量或常量。 reg out。 input[7:0] a。 end end endmodule //MAX+plus II軟件不支持 repeat語句，但 synplify軟件支持。 ① always塊語句 ? 在一個 Verilog HDL模塊（ module）中， always塊語句的使用次數(shù)是不受限制的，塊內(nèi)的語句也是不斷重復執(zhí)行的。任務(wù)類似高級語言中的子程序，用來單獨完成某項具體任務(wù)，并可以被模塊或其他任務(wù)調(diào)用。 endtask ? 任務(wù)調(diào)用的格式如下： 任務(wù)名 （端口名列表）； ? 例如 8位加法器任務(wù)調(diào)用 adder8 (tsum, tcout, tina, tinb)。函數(shù)類似高級語言中的函數(shù)，用來單獨完成某項具體操作，并可以作為表達式中的一個操作數(shù)，被模塊或任務(wù)及其他函數(shù)調(diào)用，函數(shù)調(diào)用時返回一個用于表達式的值。例如，調(diào)用上例中求最大值函數(shù)的語句為 peak=max(data, peak)。 ? always塊語句中的語句順序語句，按照程序書寫的順序執(zhí)行。 reg t。end end endmodule Verilog HDL模型 ? Verilog HDL具有 行為描述 和 結(jié)構(gòu)描述功能 。 ? 門級描述語句格式為 門類型關(guān)鍵字 例化門的名稱 （端口列表）； ? 其中，“例化門的名稱”是用戶定義的標識符，屬可選項；端口列表按：(輸出、輸入，使能控制端 )的順序列出。 nand (s2,c,s1)。 module mux_2_to_1 (a, b, out,outbar,sel)。 //定義模塊的輸入端口 output [7:0] y。 3’b101: y=8’b11011111。 always (en or d) begin if(~en) q=q。 output t。 out=out+1。 output [3:0] q。 module Dec7s(a,q)。 2: q=839。 6: q=839。 10: q=839。 14: q=839。 output cout。 endmodule Verilog HDL設(shè)計電路流程 （ 1） MAX+plus II軟件的應(yīng)用入門 ①安裝 MAX+plus II軟件 ： 安裝完成軟件，在運行軟件之前，選擇 Optins 菜單的 license set up命令，打開窗口如下，將 license數(shù)據(jù)文件安裝完畢，即可運行軟件。 dec7s u3(q1,q[7:0])。 input clk ,clr,ena。 13: q=839。 9: q=839。 5: q=839。 1: q=839。q。 module t4e(clk,clr,ena,cout,q)。 t=1。 //模塊名稱和端口名 input clr, clk。 input[7:0] d。 3’b011: y=8’b11110111。 例 12 3線 8線譯碼器的 Verilog HDL設(shè)計 module decode3_8 (a, b, c, y, en)。既可以描述組合邏輯電路，又可以描述時序邏輯電路。 wire s1,s2,s3。 （ 1） Verilog HDL門級描述方式 ? Verilog HDL提供了豐富的門類型關(guān)鍵字，用于門級的描述。end else begin t=0。 output[3:0] out。 （ 4）任務(wù)不向表達式返回值，函數(shù)向調(diào)用它的表達式返回一個值。 end endfunction ? 函數(shù)調(diào)用的格式如下 函數(shù)名 （關(guān)聯(lián)參數(shù)表）； ? 函數(shù)調(diào)用一般是出現(xiàn)在模塊、任務(wù)或函數(shù)語句中。 （ 4）一個任務(wù)可以調(diào)用別的任務(wù)或函數(shù)，可調(diào)用的任務(wù)和函數(shù)的個數(shù)不受限制。 input cin。 ② initial語句 ? initial語句的語法格式為： initial begin 語句 1； 語句 2； … ； end ? initial語句的使用次數(shù)是不受限制的，但塊內(nèi)的語句僅執(zhí)行一次，因此 initial語句常用于仿真中的初始化。例如產(chǎn)生時鐘clk的語句為： 10 forever 10 clk=!clk。 repeat(size) begin out=out^a[n]。 //異或 end endmodule ② repeat語句 ? repeat語句的語法格式為： repeat（循環(huán)次數(shù)表達式）語句； ? 例 6 用 repeat語句實現(xiàn) 8位奇偶校驗器的描述如下： module test8_1(a,out)。 input[7:0] a。與 case語句的區(qū)別是不考慮語句中的高阻 z和未知 x的那些位，只關(guān)注其他位的比較結(jié)果。 input a,b,c,d。 else y=3’b000。 reg[2:0] y。 //屬于 reg型變量 reg q。 n=m。camp。d)； ? 連續(xù)賦值語句的“ =”兩邊的變量都應(yīng)該是 wire型變量。 Verilog HDL有 4種賦值方法：門基元、連續(xù)賦值、過程賦值和非阻塞賦值。 ? 常見的 s型變量及說明 類型 功能說明 wire、 tri 連線類型（兩者功能完全相同） wor、 trior 具有線或特性的連線（兩者功能一致） wand、 triand 具有線與特性的連線（兩者功能一致） tri tri0 分別為上拉電阻和下拉電阻 supply supply0 分別為電源（邏輯 1）和地（邏輯 0） s1 s2 s3 ② 寄存器型變量 ? register型變量是用來描述硬件系統(tǒng)的基本數(shù)據(jù)對象。 ? 例如 ina、 inb、 adder、 adder name_adder是正確的，而 1a ?b是錯誤的。 （ 4）字符串 ? 字符串是雙引號“”括起來的字符序列，必須包含在同 一行中，不能多行書寫。第二種是定義位寬和進制的表示法，這種表示方法通常是無符號數(shù)。所有操作符（？：除外）在表達式中都是從左向右結(jié)合的。還可以用常數(shù)來指定重復的次數(shù)。 |A=1 或縮減運算 A中的數(shù)字全為 0時，結(jié)果才為 0。和 || 為二元操作符； ！為一元操作符，即只有一個操作數(shù)。 按位與 | 按位或 ^ 按位異或 ^ ~ (~ ^) 按位同或 位運算是將兩個操作數(shù)按對應(yīng)位進行邏輯操作。 例如， 5%6的值是 5； 13%5余數(shù) 3。在必要的地方插入間隔符可以增強源文件的可讀性。 ②每個模塊首先要進行端口定義，并聲明輸入（ input）、輸出（ output）或雙向（ inouts），然后對模塊的功能進行邏輯描述。 ④ 用 initial塊語句建模 ? Initial塊語句與 always語句類似，不過在程序中它只執(zhí)行 1次就結(jié)束了。out。 input [7:0] data。 and是 Verilog HDL元件庫中與門元件名， myand3是例化出的三輸入端與門名， y是與門輸出端， a、b、 c是輸入端。 input ina, inb, cin。 （ 2）信號類型聲明 ? 信號類型聲明是聲明設(shè)計電路的功能描述中所用的信號的數(shù)據(jù)類型和函數(shù)。 ? 針對具體的設(shè)計，實施自頂向下的設(shè)計方法的形式會有所不同，但均需遵循以下兩條原則：逐層分解功能，分層次進行設(shè)計。 ? 自頂向下是指將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個系統(tǒng)中各子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計和實現(xiàn)為止。 (3) Verilog、 VHDL軟件程序的文本方式 ：最一般化、最具普遍性的輸入方法，任何支持 VHDL的EDA工具都支持文本方式的編輯和編譯。例如，最終的物理實現(xiàn)可以是門陣列、可編程邏輯器件等，由于對應(yīng)的器件不同，因此各自的布局布線工具會有很大的差異。 ? EDA軟件系統(tǒng)應(yīng)當包含以下子模塊： ? 設(shè)計輸入子模塊、 ? 設(shè)計數(shù)據(jù)庫子模塊、 ? 分析驗證子模塊、 ? 綜合仿真子模塊、 ? 布局布線子模塊等。 ?MAX+plus II：支持原理圖、 VHDL和 Verilog語言文本文件，以及以波形與 EDIF等格式的文件作為設(shè)計輸入，并支持這些文件的任意混合設(shè)計。 ? VHDL：作為 IEEE的工業(yè)標準硬件描述語言，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL、 Verilog、 ABEL ③ 軟件開發(fā)工具，軟件開發(fā)工具是利用 EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動化設(shè)計工具。 第 1章 EDA技術(shù)簡介 EDA技術(shù)的主要內(nèi)容 EDA軟件系統(tǒng)的構(gòu)成 EDA的工程設(shè)計流程 數(shù)字系統(tǒng)的設(shè)計方法 第 2章 Verilog HDL語言編程 Verilog HDL設(shè)計模塊的基本結(jié)構(gòu) Verilog HDL詞法構(gòu)成 Verilog HDL的語句 Verilog HDL模型 Verilog HDL設(shè)計電路流程 用 Verilog HDL描述邏輯電路的實例 第 3章 VHDL 語言編程基礎(chǔ) 概述 VHDL程序基本結(jié)構(gòu) VHDL語言要素 VHDL順序語句 VHDL并行語句 子程序 (SUBPROGRAM) 庫、程序包及其他 VHDL描述風格 基本邏輯電路設(shè)計 狀態(tài)機的 VHDL設(shè)計 第 4章 MATLAB程序入門 變量及其賦值 矩陣的初等運算 元素群運算 邏輯判斷及流程控制 基本繪圖方法 M文件及程序調(diào)試 MATLAB的開發(fā)環(huán)境和工具 第 5章 MATLAB在電路中的應(yīng)用 電阻電路和動態(tài)電路 正弦穩(wěn)態(tài)電路和頻率響應(yīng) 二端口電路 濾波器 第 1章 EDA技術(shù)簡介 EDA技術(shù)的主要內(nèi)容 ? EDA是電子設(shè)計自動化（ Electronic Design Automation）的縮寫。 ? 在電子技術(shù)設(shè)計領(lǐng)域， 可編程邏輯器件 （如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。 1 大規(guī)?？删幊踢壿嬈骷? ? 可編程邏輯器件 (簡稱 PLD)是一種由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。 3 軟件開發(fā)工具 目前比較流行的、主流廠家的 EDA的軟件工具有： ? Altera的 MAX+plus II、升級版 Quartus II； ? Lattice的 ispEXPERT； ? Xilinx的 Foundation Series。 ?它界面友好，使用便捷，被譽為業(yè)界最易學易用的 EDA的軟件 ，并支持主流的第三方 E