【正文】 定義中各端口數(shù)據(jù)流動方向，包括輸入 (input)、輸出 (output)和雙向 (inout)。 I/O聲明格式如下： input 端口 1，端口 2，端口 3， … ； //聲明輸入端口 output 端口 1，端口 2，端口 3， … ； //聲明輸出端口 ? 例如， 1位全加器的 I/O聲明為 input ina, inb, cin。 output sum, cout。 （ 2）信號類型聲明 ? 信號類型聲明是聲明設(shè)計電路的功能描述中所用的信號的數(shù)據(jù)類型和函數(shù)。信號的數(shù)據(jù)類型主要有連線（ wire）、寄存器（ reg）、整型（ integer）、實型（ real）、和時間（ time）等。 （ 3）功能描述 ? 功能描述是 Verilog HDL程序設(shè)計中最主要的部分，用來描述設(shè)計模塊的內(nèi)部結(jié)構(gòu)和模塊端口間的邏輯關(guān)系，在電路上相當(dāng)于器件的內(nèi)部電路結(jié)構(gòu)。功能描述可以用 assign語句、元件例化（ instantiate）方式、 always塊語句、 initial塊語句等方法來實現(xiàn)，通常將設(shè)計模塊描述的方法稱為建模。 ① 用 assign語句建模 ? 用 assign語句建模的方法很簡單，只需要在“ assign”后面再加一個表達(dá)式。 Assign語句一般適合對組合邏輯進(jìn)行賦值，稱為連續(xù)賦值方式。 ? 例 1 一位全加器的設(shè)計 ? 1位全加器的邏輯符號： sum是全加器的和輸出端， cout是進(jìn)位輸出端， ina和 inb是兩個加數(shù)輸入端， cin是低位進(jìn)位輸入端。 ? 全加器的 Verilog HDL源程序如下： module adder1 (sum, cout, ina, inb, cin)。 input ina, inb, cin。 output sum, cout。 assign {cout, sum} = ina+inb+cin。 endmodule ? “assign {cout, sum} = ina+inb+cin?！闭Z句實現(xiàn) 1位全加器的進(jìn)位輸出 cout與和輸出 sum的建模。 ? 在語句表達(dá)式中，用拼接運算符“ {}”將 cout、 sum這兩個 1位操作數(shù)拼接為一個 2位操作數(shù)。 ② 用元件例化（ instantiate）方式建模 ? 元件例化方式建模是利用 Verilog HDL提供的元件庫實現(xiàn)的。例如，用與門例化元件定義一個三輸入端與門可以寫為 ? and myand3(y,a,b,c)。 and是 Verilog HDL元件庫中與門元件名， myand3是例化出的三輸入端與門名， y是與門輸出端， a、b、 c是輸入端。 ③用 always塊語句建模 ? always塊語句可以產(chǎn)生各種邏輯，常用于時序邏輯的功能描述。一個程序設(shè)計模塊中，可以包含一個或多個 always語句。程序運行中，在某種條件滿足時，就重復(fù)執(zhí)行一遍 always結(jié)構(gòu)中的語句。 例 2 8位二進(jìn)制加法計數(shù)器的設(shè)計 ? 8位二進(jìn)制加法計數(shù)器的邏輯符號如圖。 ? OUT是 8位二進(jìn)制計數(shù)器的輸出端（ 8位向量）； ? COUT是進(jìn)位輸出端（ 1位）； ? DATA是并行數(shù)據(jù)輸入端（ 8位向量）； ? LOAD是計數(shù)器的預(yù)置控制輸入端， ? 當(dāng) LOAD=1時， OUT=DATA； ? CLK是時鐘控制輸入端，上升沿為有效邊沿； ? CLR是同步復(fù)位輸入端，當(dāng) CLK的上升沿到來時且 CLR=1，則計數(shù)器被復(fù)位，OUT=00000000。 （邏輯符號圖是由計算機(jī)對計數(shù)器電路的 Verilog HDL源代碼編譯后產(chǎn)生的元件符號，圖中的輸入 /輸出標(biāo)識符自動被改為大寫，而源程序中的標(biāo)識符都是小寫。） 8位二進(jìn)制加法計數(shù)器的 Verilog HDL 源程序如下： module t8 (out, cout,data,load,cin,clk, clr)。 input [7:0] data。 input load, cin, clk, clr output [7:0] out。 output cout。 reg [7:0] out。 always @(posedge clk) begin if (load) out=data。 else if(clr) out=’b00000000。 else out=out+1。 end assign cout = amp。out。 endmodule ? 用 always塊語句實現(xiàn) 8位二進(jìn)制加法計數(shù)器的建模。@(posedge clk)是時間控制敏感函數(shù)，表示 clk上升沿到來的敏感時刻。每當(dāng) clk的上升沿到來時， always塊語句中的全部語句就執(zhí)行一遍?！?assign cout = amp。out?！闭Z句產(chǎn)生進(jìn)位輸出 cout，在語句中“ amp。out”是與的縮減運算式，只有out中數(shù)字全為 1時，結(jié)果才為 1。 ④ 用 initial塊語句建模 ? Initial塊語句與 always語句類似，不過在程序中它只執(zhí)行 1次就結(jié)束了。 ? Initial塊語句的使用格式 ： Initial Begin 語句 1。 語句 2。 : end ? 例 3 用 Initial過程語句對測試變量賦值 initial begin for(addr=0。 addrsize。 addr=addr+1) memory[addr]=0。 //對 memory存儲器進(jìn)行初始化 end ? 從以上例子中可以看出 Verilog HDL程序設(shè)計模塊的 基本結(jié)構(gòu) ： ① Verilog HDL程序是由模塊構(gòu)成的。每個模塊的內(nèi)容都是嵌套在 module和 endmodule兩語句之間，每個模塊實現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。 ②每個模塊首先要進(jìn)行端口定義，并聲明輸入（ input）、輸出（ output）或雙向（ inouts），然后對模塊的功能進(jìn)行邏輯描述。 ③ Verilog HDL程序的書寫格式自由，一行可以有一條或多條語句，一條語句也可以分為多行寫。 ④除了 end或以 end開頭的關(guān)鍵字（如 endmodule）語句外，每條語句后必須要有分號“；”。 ⑤可以用 /*……*/ 或 //…… 對 Verilog HDL程序的任何部分注釋。一個完整的源程序都應(yīng)當(dāng)加上必要的注釋，以加強程序的可讀性。 Verilog HDL詞法構(gòu)成 ? Verilog HDL的詞法標(biāo)識符包括：間隔符與注釋符、操作符、數(shù)值常量、字符串、標(biāo)識符和關(guān)鍵字。 （ 1）間隔符與注釋符 ? 間隔符又稱空白符，包括空格符、 tab符號、換行符及換頁符等。它們的作用是分隔其他詞法標(biāo)識符。在必要的地方插入間隔符可以增強源文件的可讀性。但在字符串中空格符和 tab符號（制表符）是有意義的字符。 ? Verilog HDL 有單行注釋和多行段注釋兩種注釋形式。單行注釋以字符“ //”起始，到本行結(jié)束；而段注釋則以“ /*”起始以“ */”結(jié)束，在段注釋中不允許嵌套，段注釋中單行注釋標(biāo)識符“ //”沒有任何特殊意義。 （ 2）操作符 ? Verilog HDL 中定義了操作符，又稱運算符，按照操作數(shù)的個數(shù)，可以分為一元、二元和三元操作符；按功能可以大致分為算術(shù)操作符、邏輯操作符、比較操作符等幾大類。 表 1 Verilog HDL 的操作符及簡要說明 分類 操作符及功能 簡要說明 算術(shù)操作符 + 加 減 * 乘 / 除 % 整除 二元操作符，即有兩個操作數(shù)。操作數(shù)可以是物理數(shù)據(jù)類型，也可以是抽象數(shù)據(jù)類型。 %是求余操作符，在兩個整數(shù)相除基礎(chǔ)上，取余數(shù)。 例如， 5%6的值是 5； 13%5余數(shù) 3。 關(guān)系操作符 大于 小于 = 大于等于 = 小于等于 == 相等 != 不相等 === 全等 !== 非全等 關(guān)系運算是二元操作符，關(guān)系運算的結(jié)果是 1位邏輯值。如果操作數(shù)之間的關(guān)系成立，返回值為 1；關(guān)系不成立，則返回值為 0。 若某一個操作數(shù)的值不定，則關(guān)系是模糊的，返回值是不定值 X。 相等與全等操作符的區(qū)別：相等運算兩個操作數(shù)必須逐位相等，不定態(tài)和高阻態(tài)的比較結(jié)果為不定值。全等運算要求兩個操作數(shù)完全一致 。 例如： A=8’b1101xx01 B=8’b1101xx01 則 A= =B 運算結(jié)果為 x（未知）； A= = =B 運算結(jié)果為 1（真）。 位操作符 ~ 按位非 amp。 按位與 | 按位或 ^ 按位異或 ^ ~ (~ ^) 按位同或 位運算是將兩個操作數(shù)按對應(yīng)位進(jìn)行邏輯操作。 “ ~”是一元操作符，其余都是二元操作符。將操作數(shù)按位進(jìn)行邏輯運算。 例如： A=8’b11010001 ~A=8’B00101110 B=8’b00011001 Aamp。B=8b’00010001 分類 操作符及功能 簡要說明 邏輯操作符 amp。amp。 邏輯與 || 邏輯或 ! 邏輯非 amp。amp。和 || 為二元操作符； ！為一元操作符，即只有一個操作數(shù)。 縮減操作符 amp。 歸約與 ~amp。 歸約與非 | 歸約或 ~| 歸約或非 ^ 歸約異或 ~ ^ (^ ~) 歸約同或 一元操作符，對操作數(shù)各位的值進(jìn)行運算。如“ amp?！笔菍Σ僮鲾?shù)各位的值進(jìn)行邏輯與運算，得到一個一位的結(jié)果值 1或 0 。 例如： A=8’b11010001 則 amp。A=0 與縮減運算 A中的數(shù)字全為 1時，結(jié)果才為 1。 |A=1 或縮減運算 A中的數(shù)字全為 0時，結(jié)果才為 0。 分類 操作符及功能 簡要說明 移位操作符 右移 左移 二元操作符，對左側(cè)的操作數(shù)進(jìn)行它右側(cè)操作數(shù)指明的位數(shù)的移位，空出的位用 0補全。 例如：設(shè) A=8’b11010001 則 A4 結(jié)果 A=8’b00001101 而 A4 結(jié)果 A=8’b00010000。 條件操作符 ?: 操作數(shù) =條件？表達(dá)式 1：表達(dá)式 2； 當(dāng)條件為真（值為 1）時，操作數(shù) =表達(dá)式 1； 為假（值為 0）時，操作數(shù) =表達(dá)式 2。 三元操作符，即條件操作符有三個操作數(shù)。 例如 a？ b： c 若條件操作數(shù) a是邏輯 1，則算子返回表達(dá)式 1操作數(shù) b； 若 a是邏輯 0，則算子返回表達(dá)式 2操作數(shù) c。 并接操作符 {, } 例如 {a,{2{a,b}}} 等價于 {a,a,b,a,b}。 將 1位全加器的進(jìn)位 cout和sum并接，表達(dá)式為 將兩個或兩個以上用逗號分隔的表達(dá)式按位連接在一起。還可以用常數(shù)來指定重復(fù)的次數(shù)。 {cout,sum}=ina+inb+cin。 ? 同其他高級語言類似，各類操作符號之間有優(yōu)先級之分，如下表： 優(yōu)先級序號 操作符 操作符名稱 １ ! 、 ~ 邏輯非、按位取反 ２ *、 /、 % 乘、除、求余 ３ +、 加、減 ４ 、 左移、右移 ５ 、 =、 、 = 小于、小于等于、大于、大于等于 ６ ==、 !=、 ===、 !== 等于、不等于、全等、不全等 ７ amp。、 ~amp。 縮減與、縮減與非 ８ ^、 ^~ 縮減異或、縮減同或 ９ |、 ~ | 縮減或、縮減或非 １０ amp。amp。 邏輯與 １１ || 邏輯或 １２ ?： 條件操作符 ?列表頂部是最高優(yōu)先級，底部是最低優(yōu)先級。列在同一行中的操作符具有相同的優(yōu)先級。所有操作符（？：除外）在表達(dá)式中都是從左向右結(jié)合的。圓括號（）用于改變優(yōu)先級或使得表達(dá)式中運算順序更加清晰，提高源文件的可讀性。 （ 3）數(shù)值常量 ? Verilog HDL中的數(shù)值常量有整型和實型兩大類，分為十進(jìn)制、十六進(jìn)制、八進(jìn)制或二進(jìn)制。若在前面加上一個正“ +”或負(fù)“ —”號就表示有符號數(shù)，否則所代表的就是無符號數(shù)。在數(shù)值常量的任意位置可以隨意插入下劃線“ _”以提高可讀性。 ? 常量定義格式為： parameter 常量名 1=表達(dá)式，常量名 2=表達(dá)式， … ，常量名 n=表達(dá)式； parameter是常量定義關(guān)鍵字，常量名是用戶定義的標(biāo)識符，表達(dá)式為常量賦值。 例如 parameter Vcc=5, f