【正文】 else if(~a[6]) y=3’b110。 input[7:0] a。 endmodule （ 2）條件語句 ? 條件語句包含 if語句和 case語句，它們都是順序語句，應放在 always塊中。 //屬于 wire型變量，由隱含規(guī)則定義。 ? 語句執(zhí)行結束后， r的值是 75，而不是 3，因為第 3行是非阻塞賦值語句“ n=m”，該語句要等到本塊語句結束時， n的值才能改變。 ? 例如 下面的塊語句包含 4條賦值語句 always (posedge clock) m=3。 //1表示輸出與輸入信號之間具有 1個單位的時間延遲 endmodule ③ 過程賦值語句 ? 過程賦值語句出現(xiàn)在 initial和 always塊語句中，賦值符號是“ =”，語句格式為： 賦值變量 =表達式； ? 過程賦值語句“ =”左邊的賦值變量必須是（寄存器） reg型變量，其值在該語句結束時即可得到。 assign 1 y=~(aamp。連續(xù)賦值語句用于邏輯門和組合邏輯電路的描述。bamp。 //與語句 assign y=~(aamp。在這些語句中，有些語句屬于順序執(zhí)行語句，有些語句屬于并行執(zhí)行語句。與寄存器的記憶功能相對應，可以作為模塊各器件間的信息傳遞通道。 ①網(wǎng)絡型變量 ? s型變量是輸出值始終根據(jù)輸入變化而更新的變量，一般用來定義硬件電路中的各種物理連線。在 IEEE標準 ——Verilog HDL 13641995中規(guī)定了 102個關鍵詞，都采用小寫形式。 ? ③標識符區(qū)分大小寫。 （ 5）標識符 ? 標識符是模塊、寄存器、端口、連線、示例和 beginend塊等元素的名稱，是賦給對象的唯一的名稱。 Verilog HDL的編程最終是與硬件相對應的。 例如 4’h6a8c， 表示一個 4位十六進制數(shù)。 例如 parameter Vcc=5, fbus=8’b11010001。 （ 3）數(shù)值常量 ? Verilog HDL中的數(shù)值常量有整型和實型兩大類，分為十進制、十六進制、八進制或二進制。 邏輯與 １１ || 邏輯或 １２ ?： 條件操作符 ?列表頂部是最高優(yōu)先級，底部是最低優(yōu)先級。 ? 同其他高級語言類似，各類操作符號之間有優(yōu)先級之分，如下表： 優(yōu)先級序號 操作符 操作符名稱 １ ! 、 ~ 邏輯非、按位取反 ２ *、 /、 % 乘、除、求余 ３ +、 加、減 ４ 、 左移、右移 ５ 、 =、 、 = 小于、小于等于、大于、大于等于 ６ ==、 !=、 ===、 !== 等于、不等于、全等、不全等 ７ amp。 并接操作符 {, } 例如 {a,{2{a,b}}} 等價于 {a,a,b,a,b}。 例如：設 A=8’b11010001 則 A4 結果 A=8’b00001101 而 A4 結果 A=8’b00010000。 例如： A=8’b11010001 則 amp。 歸約與 ~amp。 邏輯與 || 邏輯或 ! 邏輯非 amp。將操作數(shù)按位進行邏輯運算。 例如： A=8’b1101xx01 B=8’b1101xx01 則 A= =B 運算結果為 x（未知）； A= = =B 運算結果為 1（真）。如果操作數(shù)之間的關系成立，返回值為 1；關系不成立，則返回值為 0。操作數(shù)可以是物理數(shù)據(jù)類型，也可以是抽象數(shù)據(jù)類型。 ? Verilog HDL 有單行注釋和多行段注釋兩種注釋形式。 （ 1）間隔符與注釋符 ? 間隔符又稱空白符，包括空格符、 tab符號、換行符及換頁符等。 ④除了 end或以 end開頭的關鍵字（如 endmodule）語句外，每條語句后必須要有分號“；”。 //對 memory存儲器進行初始化 end ? 從以上例子中可以看出 Verilog HDL程序設計模塊的 基本結構 ： ① Verilog HDL程序是由模塊構成的。 語句 2?！闭Z句產(chǎn)生進位輸出 cout，在語句中“ amp。(posedge clk)是時間控制敏感函數(shù)，表示 clk上升沿到來的敏感時刻。 else out=out+1。 output cout。 （邏輯符號圖是由計算機對計數(shù)器電路的 Verilog HDL源代碼編譯后產(chǎn)生的元件符號，圖中的輸入 /輸出標識符自動被改為大寫，而源程序中的標識符都是小寫。一個程序設計模塊中，可以包含一個或多個 always語句。 ② 用元件例化（ instantiate）方式建模 ? 元件例化方式建模是利用 Verilog HDL提供的元件庫實現(xiàn)的。 assign {cout, sum} = ina+inb+cin。 ? 例 1 一位全加器的設計 ? 1位全加器的邏輯符號： sum是全加器的和輸出端， cout是進位輸出端， ina和 inb是兩個加數(shù)輸入端， cin是低位進位輸入端。 （ 3）功能描述 ? 功能描述是 Verilog HDL程序設計中最主要的部分，用來描述設計模塊的內部結構和模塊端口間的邏輯關系，在電路上相當于器件的內部電路結構。 I/O聲明格式如下： input 端口 1，端口 2，端口 3， … ； //聲明輸入端口 output 端口 1，端口 2，端口 3， … ； //聲明輸出端口 ? 例如， 1位全加器的 I/O聲明為 input ina, inb, cin。 自己閱讀 第 2章 Verilog HDL語言 Verilog HDL設計模塊的基本結構 ? Verilog HDL程序設計由模塊 (module)構成的， 設計模塊的基本結構如圖，一個完整的 Verilog HDL設計模塊包括端口定義、 I/O聲明、信號類型聲明和功能描述 4個部分。隨著技術的不斷進步，許多設計由一個設計者已無法完成，必須經(jīng)過多個設計者分工協(xié)作完成一項設計的情況越來越多。 采用自頂向下的設計方法有如下優(yōu)點 : (1) 自頂向下設計方法是一種模塊化設計方法。 自己閱讀 ? 數(shù)字系統(tǒng)設計有多種方法，如模塊設計法、自頂向下設計法和自底向上設計法等。 ? 綜合器的功能就是將設計者在 EDA平臺上完成的針對某個系統(tǒng)項目的 HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結構組件進行編譯、優(yōu)化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述文件。當填好時鐘信號名、狀態(tài)轉換條件、狀態(tài)機類型等要素后，就可以自動生成 VHDL程序。 常用的源程序輸入方式有三種。 (4) 綜合仿真子模塊：該模塊包括各個層次的綜合工具，理想的情況是：從高層次到低層次的綜合仿真全部由 EDA工具自動實現(xiàn)。 ? 設計輸入子模塊不僅能接受圖形描述輸入、硬件描述語言 (HDL)描述輸入，還能接受圖文混合描述輸入。 自己閱讀 EDA軟件系統(tǒng)的構成 ? EDA技術研究的對象是電子設計的全過程，有系統(tǒng)級、電路級和物理級 3個層次的設計。 ?在適配之后， MAX+plus II生成供時序仿真用的EDIF、 VHDL和 Verilog這三種不同格式的網(wǎng)表文件。MAX+plus II軟件是一個集成化的可編程邏輯器件開發(fā)環(huán)境，設計者能在這個環(huán)境下進行邏輯設計，完成設計文件的輸入編輯、編譯、仿真、綜合、布局布線和編程下載等設計工作。 ? 有專家認為，在新世紀中， VHDL與 Verilog語言將承擔幾乎全部的數(shù)字系統(tǒng)設計任務。 ? FPGA/CPLD的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。 ④ 實驗開發(fā)系統(tǒng)，實驗開發(fā)系統(tǒng)則是利用 EDA技術進行電子系統(tǒng)設計的下載工具及硬件驗證工具。 EDA技術涉及面廣，內容豐富，主要應掌握如下四個方面的內容： ① 大規(guī)模可編程邏輯器件，大規(guī)?？删幊踢壿嬈骷抢肊DA技術進行電子系統(tǒng)設計的載體。 ? EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可靠性，減輕了設計者的勞動強度。 電路計算機輔助設計 吉林大學通信工程學院 高燕梅 教學內容與要求 第 1章 EDA技術簡介 第 2章 Verilog HDL語言編程 （ 10學時） 第 3章 VHDL語言編程 （ 4學時） 第 4章 MATLAB程序入門 （ 12學時） 第 5章 MATLAB在電路中的應用 （ 4學時） 每章有實驗室上機實驗 成績評定標準 ? 五級分制 ? 作業(yè)加上機考核： 作業(yè)必做，上機交作業(yè)時隨機考兩個問題。 ? EDA技術就是以計算機為工具，設計者在 EDA軟件平臺上，用硬件描述語言 HDL完成設計 文件，然后由計算機自動地完成邏輯 編譯 、化簡、分割、綜合、優(yōu)化、布局、布線和 仿真 ，直至對于特定目標芯片的 適配編譯 、邏輯映射和 編程下載 等工作。促進了 EDA技術的迅速發(fā)展。 Altera的 MAX+plus II、 Lattice的 ispEXPERT、 Xilinx的Foundation Series。 ? 高集成度、高速度和高可靠性是 FPGA/CPLD最明顯的特點，其時鐘延時可小至 ns級，結合其并行工作方式，在超高速應用領域和實時測控方面有著非常廣闊的應用前景。 ? Verilog：支持的 EDA工具較多，適用于 RTL級（ 寄存器轉換級） 和門電路級的描述，其綜合過程較 VHDL稍簡單，但其在高級描述方面不如 VHDL。Altera公司是世界上最大的可編程邏輯器件供應商之一。 ?它具有門級仿真器，可以進行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結果。一般包括： ① 實驗或開發(fā)所需的各類基本信號發(fā)生模塊，包括時鐘、脈沖、高低電平等； ② FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等； ③ 監(jiān)控程序模塊，提供“電路重構軟配置”； ④ 目標芯片適配座以及上面的 FPGA/CPLD目標芯片和編程下載電路。 自己閱讀 (1) 設計輸入子模塊；用戶編輯輸入模塊的設計描述，并進行語義正確性、語法規(guī)則的檢查，檢查通過后，將用戶的設計描述數(shù)據(jù)轉換為 EDA軟件系統(tǒng)的內部數(shù)據(jù)格式，存入設計數(shù)據(jù)庫被其他子模塊調用。 (3) 分析驗證子模塊：該模塊包括各個層次的模擬驗證、設計規(guī)則的檢查、故障診斷等。 自己閱讀 EDA的工程設計流程 1 源程序的編輯和編譯 利用 EDA技術進行一項工程設計，首先需利用 EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達出來，進行排錯編譯，變成 Verilog、 VHDL文件格式，為進一步的邏輯綜合作準備。 (2) 狀態(tài)圖輸入方式 ：以圖形的方式表示狀態(tài)圖進行輸入。 2 邏輯綜合和優(yōu)化 ? 將 VHDL的軟件設計與硬件的可實現(xiàn)性掛鉤，需要利用 EDA軟件系統(tǒng)的綜合器進行邏輯綜合。綜合過程就是將電路的高級語言描述轉換成低級的，可與FPGA/CPLD或構成 ASIC的門陣列基本結構相映射的網(wǎng)表文件。 ? 采用該方法設計時，高層設計進行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細的描述在下一設計層次說明，最底層的設計才涉及具體的寄存器和邏輯門電路等實現(xiàn)方式的描述。 (2) 適合多個設計者同時進行設計。同時，應在各個設計層次上，考慮相應的仿真驗證問題。 （ 1）模塊的 I/O聲明 模塊的 I/O聲明用來聲明模塊端口定義中各端口數(shù)據(jù)流動方向，包括輸入 (input)、輸出 (output)和雙向 (inout)。信號的數(shù)據(jù)類型主要有連線（ wire）、寄存器（ reg）、整型（ integer）、實型（ real）、和時間（ time）等。 Assign語句一般適合對組合邏輯進行賦值，稱為連續(xù)賦值方式。 output sum, cout。 ? 在語句表達式中，用拼接運算符“ {}”將 cout、 sum這兩個 1位操作數(shù)拼接為一個 2位操作數(shù)。 ③用 always塊語句建模 ? always塊語句可以產(chǎn)生各種邏輯，常用于時序邏輯的功能描述。 ? OUT是 8位二進制計數(shù)器的輸出端（ 8位向量）； ? COUT是進位輸出端（ 1位）； ? DATA是并行數(shù)據(jù)輸入端（ 8位向量）； ? LOAD是計數(shù)器的預置控制輸入端， ? 當 LOAD=1時， OUT=DATA； ? CLK是時鐘控制輸入端，上升沿為有效邊沿； ? CLR是同