【正文】 else if(~a[6]) y=3’b110。 input[7:0] a。 endmodule （ 2）條件語句 ? 條件語句包含 if語句和 case語句，它們都是順序語句，應(yīng)放在 always塊中。 //屬于 wire型變量，由隱含規(guī)則定義。 ? 語句執(zhí)行結(jié)束后， r的值是 75，而不是 3，因為第 3行是非阻塞賦值語句“ n=m”，該語句要等到本塊語句結(jié)束時， n的值才能改變。 ? 例如 下面的塊語句包含 4條賦值語句 always (posedge clock) m=3。 //1表示輸出與輸入信號之間具有 1個單位的時間延遲 endmodule ③ 過程賦值語句 ? 過程賦值語句出現(xiàn)在 initial和 always塊語句中，賦值符號是“ =”，語句格式為： 賦值變量 =表達(dá)式； ? 過程賦值語句“ =”左邊的賦值變量必須是（寄存器） reg型變量，其值在該語句結(jié)束時即可得到。 assign 1 y=~(aamp。連續(xù)賦值語句用于邏輯門和組合邏輯電路的描述。bamp。 //與語句 assign y=~(aamp。在這些語句中，有些語句屬于順序執(zhí)行語句，有些語句屬于并行執(zhí)行語句。與寄存器的記憶功能相對應(yīng)，可以作為模塊各器件間的信息傳遞通道。 ①網(wǎng)絡(luò)型變量 ? s型變量是輸出值始終根據(jù)輸入變化而更新的變量，一般用來定義硬件電路中的各種物理連線。在 IEEE標(biāo)準(zhǔn) ——Verilog HDL 13641995中規(guī)定了 102個關(guān)鍵詞，都采用小寫形式。 ? ③標(biāo)識符區(qū)分大小寫。 （ 5）標(biāo)識符 ? 標(biāo)識符是模塊、寄存器、端口、連線、示例和 beginend塊等元素的名稱，是賦給對象的唯一的名稱。 Verilog HDL的編程最終是與硬件相對應(yīng)的。 例如 4’h6a8c， 表示一個 4位十六進(jìn)制數(shù)。 例如 parameter Vcc=5, fbus=8’b11010001。 （ 3）數(shù)值常量 ? Verilog HDL中的數(shù)值常量有整型和實型兩大類，分為十進(jìn)制、十六進(jìn)制、八進(jìn)制或二進(jìn)制。 邏輯與 １１ || 邏輯或 １２ ?： 條件操作符 ?列表頂部是最高優(yōu)先級，底部是最低優(yōu)先級。 ? 同其他高級語言類似，各類操作符號之間有優(yōu)先級之分，如下表： 優(yōu)先級序號 操作符 操作符名稱 １ ! 、 ~ 邏輯非、按位取反 ２ *、 /、 % 乘、除、求余 ３ +、 加、減 ４ 、 左移、右移 ５ 、 =、 、 = 小于、小于等于、大于、大于等于 ６ ==、 !=、 ===、 !== 等于、不等于、全等、不全等 ７ amp。 并接操作符 {, } 例如 {a,{2{a,b}}} 等價于 {a,a,b,a,b}。 例如：設(shè) A=8’b11010001 則 A4 結(jié)果 A=8’b00001101 而 A4 結(jié)果 A=8’b00010000。 例如： A=8’b11010001 則 amp。 歸約與 ~amp。 邏輯與 || 邏輯或 ! 邏輯非 amp。將操作數(shù)按位進(jìn)行邏輯運算。 例如： A=8’b1101xx01 B=8’b1101xx01 則 A= =B 運算結(jié)果為 x（未知）； A= = =B 運算結(jié)果為 1（真）。如果操作數(shù)之間的關(guān)系成立，返回值為 1；關(guān)系不成立，則返回值為 0。操作數(shù)可以是物理數(shù)據(jù)類型，也可以是抽象數(shù)據(jù)類型。 ? Verilog HDL 有單行注釋和多行段注釋兩種注釋形式。 （ 1）間隔符與注釋符 ? 間隔符又稱空白符，包括空格符、 tab符號、換行符及換頁符等。 ④除了 end或以 end開頭的關(guān)鍵字（如 endmodule）語句外，每條語句后必須要有分號“；”。 //對 memory存儲器進(jìn)行初始化 end ? 從以上例子中可以看出 Verilog HDL程序設(shè)計模塊的 基本結(jié)構(gòu) ： ① Verilog HDL程序是由模塊構(gòu)成的。 語句 2?！闭Z句產(chǎn)生進(jìn)位輸出 cout，在語句中“ amp。(posedge clk)是時間控制敏感函數(shù)，表示 clk上升沿到來的敏感時刻。 else out=out+1。 output cout。 （邏輯符號圖是由計算機(jī)對計數(shù)器電路的 Verilog HDL源代碼編譯后產(chǎn)生的元件符號，圖中的輸入 /輸出標(biāo)識符自動被改為大寫，而源程序中的標(biāo)識符都是小寫。一個程序設(shè)計模塊中，可以包含一個或多個 always語句。 ② 用元件例化（ instantiate）方式建模 ? 元件例化方式建模是利用 Verilog HDL提供的元件庫實現(xiàn)的。 assign {cout, sum} = ina+inb+cin。 ? 例 1 一位全加器的設(shè)計 ? 1位全加器的邏輯符號： sum是全加器的和輸出端， cout是進(jìn)位輸出端， ina和 inb是兩個加數(shù)輸入端， cin是低位進(jìn)位輸入端。 （ 3）功能描述 ? 功能描述是 Verilog HDL程序設(shè)計中最主要的部分，用來描述設(shè)計模塊的內(nèi)部結(jié)構(gòu)和模塊端口間的邏輯關(guān)系，在電路上相當(dāng)于器件的內(nèi)部電路結(jié)構(gòu)。 I/O聲明格式如下： input 端口 1，端口 2，端口 3， … ； //聲明輸入端口 output 端口 1，端口 2，端口 3， … ； //聲明輸出端口 ? 例如， 1位全加器的 I/O聲明為 input ina, inb, cin。 自己閱讀 第 2章 Verilog HDL語言 Verilog HDL設(shè)計模塊的基本結(jié)構(gòu) ? Verilog HDL程序設(shè)計由模塊 (module)構(gòu)成的， 設(shè)計模塊的基本結(jié)構(gòu)如圖，一個完整的 Verilog HDL設(shè)計模塊包括端口定義、 I/O聲明、信號類型聲明和功能描述 4個部分。隨著技術(shù)的不斷進(jìn)步，許多設(shè)計由一個設(shè)計者已無法完成，必須經(jīng)過多個設(shè)計者分工協(xié)作完成一項設(shè)計的情況越來越多。 采用自頂向下的設(shè)計方法有如下優(yōu)點 : (1) 自頂向下設(shè)計方法是一種模塊化設(shè)計方法。 自己閱讀 ? 數(shù)字系統(tǒng)設(shè)計有多種方法，如模塊設(shè)計法、自頂向下設(shè)計法和自底向上設(shè)計法等。 ? 綜合器的功能就是將設(shè)計者在 EDA平臺上完成的針對某個系統(tǒng)項目的 HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結(jié)構(gòu)組件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。當(dāng)填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，就可以自動生成 VHDL程序。 常用的源程序輸入方式有三種。 (4) 綜合仿真子模塊：該模塊包括各個層次的綜合工具，理想的情況是：從高層次到低層次的綜合仿真全部由 EDA工具自動實現(xiàn)。 ? 設(shè)計輸入子模塊不僅能接受圖形描述輸入、硬件描述語言 (HDL)描述輸入，還能接受圖文混合描述輸入。 自己閱讀 EDA軟件系統(tǒng)的構(gòu)成 ? EDA技術(shù)研究的對象是電子設(shè)計的全過程，有系統(tǒng)級、電路級和物理級 3個層次的設(shè)計。 ?在適配之后， MAX+plus II生成供時序仿真用的EDIF、 VHDL和 Verilog這三種不同格式的網(wǎng)表文件。MAX+plus II軟件是一個集成化的可編程邏輯器件開發(fā)環(huán)境，設(shè)計者能在這個環(huán)境下進(jìn)行邏輯設(shè)計，完成設(shè)計文件的輸入編輯、編譯、仿真、綜合、布局布線和編程下載等設(shè)計工作。 ? 有專家認(rèn)為，在新世紀(jì)中， VHDL與 Verilog語言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。 ? FPGA/CPLD的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。 ④ 實驗開發(fā)系統(tǒng)，實驗開發(fā)系統(tǒng)則是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具。 EDA技術(shù)涉及面廣，內(nèi)容豐富，主要應(yīng)掌握如下四個方面的內(nèi)容： ① 大規(guī)?？删幊踢壿嬈骷?，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的載體。 ? EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可靠性，減輕了設(shè)計者的勞動強(qiáng)度。 電路計算機(jī)輔助設(shè)計 吉林大學(xué)通信工程學(xué)院 高燕梅 教學(xué)內(nèi)容與要求 第 1章 EDA技術(shù)簡介 第 2章 Verilog HDL語言編程 （ 10學(xué)時） 第 3章 VHDL語言編程 （ 4學(xué)時） 第 4章 MATLAB程序入門 （ 12學(xué)時） 第 5章 MATLAB在電路中的應(yīng)用 （ 4學(xué)時） 每章有實驗室上機(jī)實驗 成績評定標(biāo)準(zhǔn) ? 五級分制 ? 作業(yè)加上機(jī)考核： 作業(yè)必做，上機(jī)交作業(yè)時隨機(jī)考兩個問題。 ? EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在 EDA軟件平臺上，用硬件描述語言 HDL完成設(shè)計 文件，然后由計算機(jī)自動地完成邏輯 編譯 、化簡、分割、綜合、優(yōu)化、布局、布線和 仿真 ，直至對于特定目標(biāo)芯片的 適配編譯 、邏輯映射和 編程下載 等工作。促進(jìn)了 EDA技術(shù)的迅速發(fā)展。 Altera的 MAX+plus II、 Lattice的 ispEXPERT、 Xilinx的Foundation Series。 ? 高集成度、高速度和高可靠性是 FPGA/CPLD最明顯的特點，其時鐘延時可小至 ns級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有著非常廣闊的應(yīng)用前景。 ? Verilog：支持的 EDA工具較多，適用于 RTL級（ 寄存器轉(zhuǎn)換級） 和門電路級的描述，其綜合過程較 VHDL稍簡單，但其在高級描述方面不如 VHDL。Altera公司是世界上最大的可編程邏輯器件供應(yīng)商之一。 ?它具有門級仿真器，可以進(jìn)行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結(jié)果。一般包括： ① 實驗或開發(fā)所需的各類基本信號發(fā)生模塊，包括時鐘、脈沖、高低電平等； ② FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等； ③ 監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”； ④ 目標(biāo)芯片適配座以及上面的 FPGA/CPLD目標(biāo)芯片和編程下載電路。 自己閱讀 (1) 設(shè)計輸入子模塊；用戶編輯輸入模塊的設(shè)計描述，并進(jìn)行語義正確性、語法規(guī)則的檢查，檢查通過后，將用戶的設(shè)計描述數(shù)據(jù)轉(zhuǎn)換為 EDA軟件系統(tǒng)的內(nèi)部數(shù)據(jù)格式，存入設(shè)計數(shù)據(jù)庫被其他子模塊調(diào)用。 (3) 分析驗證子模塊：該模塊包括各個層次的模擬驗證、設(shè)計規(guī)則的檢查、故障診斷等。 自己閱讀 EDA的工程設(shè)計流程 1 源程序的編輯和編譯 利用 EDA技術(shù)進(jìn)行一項工程設(shè)計，首先需利用 EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯編譯，變成 Verilog、 VHDL文件格式，為進(jìn)一步的邏輯綜合作準(zhǔn)備。 (2) 狀態(tài)圖輸入方式 ：以圖形的方式表示狀態(tài)圖進(jìn)行輸入。 2 邏輯綜合和優(yōu)化 ? 將 VHDL的軟件設(shè)計與硬件的可實現(xiàn)性掛鉤，需要利用 EDA軟件系統(tǒng)的綜合器進(jìn)行邏輯綜合。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成低級的，可與FPGA/CPLD或構(gòu)成 ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。 ? 采用該方法設(shè)計時，高層設(shè)計進(jìn)行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細(xì)的描述在下一設(shè)計層次說明，最底層的設(shè)計才涉及具體的寄存器和邏輯門電路等實現(xiàn)方式的描述。 (2) 適合多個設(shè)計者同時進(jìn)行設(shè)計。同時，應(yīng)在各個設(shè)計層次上，考慮相應(yīng)的仿真驗證問題。 （ 1）模塊的 I/O聲明 模塊的 I/O聲明用來聲明模塊端口定義中各端口數(shù)據(jù)流動方向，包括輸入 (input)、輸出 (output)和雙向 (inout)。信號的數(shù)據(jù)類型主要有連線（ wire）、寄存器（ reg）、整型（ integer）、實型（ real）、和時間（ time）等。 Assign語句一般適合對組合邏輯進(jìn)行賦值，稱為連續(xù)賦值方式。 output sum, cout。 ? 在語句表達(dá)式中，用拼接運算符“ {}”將 cout、 sum這兩個 1位操作數(shù)拼接為一個 2位操作數(shù)。 ③用 always塊語句建模 ? always塊語句可以產(chǎn)生各種邏輯，常用于時序邏輯的功能描述。 ? OUT是 8位二進(jìn)制計數(shù)器的輸出端（ 8位向量）； ? COUT是進(jìn)位輸出端（ 1位）； ? DATA是并行數(shù)據(jù)輸入端（ 8位向量）； ? LOAD是計數(shù)器的預(yù)置控制輸入端， ? 當(dāng) LOAD=1時， OUT=DATA； ? CLK是時鐘控制輸入端，上升沿為有效邊沿； ? CLR是同