【正文】 out)。 output sum, cout。信號(hào)的數(shù)據(jù)類型主要有連線（ wire）、寄存器（ reg）、整型（ integer）、實(shí)型（ real）、和時(shí)間（ time）等。功能描述可以用 assign語句、元件例化（ instantiate）方式、 always塊語句、 initial塊語句等方法來實(shí)現(xiàn)，通常將設(shè)計(jì)模塊描述的方法稱為建模。 Assign語句一般適合對(duì)組合邏輯進(jìn)行賦值，稱為連續(xù)賦值方式。 ? 全加器的 Verilog HDL源程序如下： module adder1 (sum, cout, ina, inb, cin)。 output sum, cout。 endmodule ? “assign {cout, sum} = ina+inb+cin。 ? 在語句表達(dá)式中，用拼接運(yùn)算符“ {}”將 cout、 sum這兩個(gè) 1位操作數(shù)拼接為一個(gè) 2位操作數(shù)。例如，用與門例化元件定義一個(gè)三輸入端與門可以寫為 ? and myand3(y,a,b,c)。 ③用 always塊語句建模 ? always塊語句可以產(chǎn)生各種邏輯，常用于時(shí)序邏輯的功能描述。程序運(yùn)行中，在某種條件滿足時(shí)，就重復(fù)執(zhí)行一遍 always結(jié)構(gòu)中的語句。 ? OUT是 8位二進(jìn)制計(jì)數(shù)器的輸出端（ 8位向量）； ? COUT是進(jìn)位輸出端（ 1位）； ? DATA是并行數(shù)據(jù)輸入端（ 8位向量）； ? LOAD是計(jì)數(shù)器的預(yù)置控制輸入端， ? 當(dāng) LOAD=1時(shí)， OUT=DATA； ? CLK是時(shí)鐘控制輸入端，上升沿為有效邊沿； ? CLR是同步復(fù)位輸入端，當(dāng) CLK的上升沿到來時(shí)且 CLR=1，則計(jì)數(shù)器被復(fù)位，OUT=00000000。） 8位二進(jìn)制加法計(jì)數(shù)器的 Verilog HDL 源程序如下： module t8 (out, cout,data,load,cin,clk, clr)。 input load, cin, clk, clr output [7:0] out。 reg [7:0] out。 else if(clr) out=’b00000000。 end assign cout = amp。 endmodule ? 用 always塊語句實(shí)現(xiàn) 8位二進(jìn)制加法計(jì)數(shù)器的建模。每當(dāng) clk的上升沿到來時(shí)， always塊語句中的全部語句就執(zhí)行一遍。out。out”是與的縮減運(yùn)算式，只有out中數(shù)字全為 1時(shí)，結(jié)果才為 1。 ? Initial塊語句的使用格式 ： Initial Begin 語句 1。 : end ? 例 3 用 Initial過程語句對(duì)測(cè)試變量賦值 initial begin for(addr=0。 addr=addr+1) memory[addr]=0。每個(gè)模塊的內(nèi)容都是嵌套在 module和 endmodule兩語句之間，每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。 ③ Verilog HDL程序的書寫格式自由，一行可以有一條或多條語句，一條語句也可以分為多行寫。 ⑤可以用 /*……*/ 或 //…… 對(duì) Verilog HDL程序的任何部分注釋。 Verilog HDL詞法構(gòu)成 ? Verilog HDL的詞法標(biāo)識(shí)符包括：間隔符與注釋符、操作符、數(shù)值常量、字符串、標(biāo)識(shí)符和關(guān)鍵字。它們的作用是分隔其他詞法標(biāo)識(shí)符。但在字符串中空格符和 tab符號(hào)（制表符）是有意義的字符。單行注釋以字符“ //”起始，到本行結(jié)束；而段注釋則以“ /*”起始以“ */”結(jié)束，在段注釋中不允許嵌套，段注釋中單行注釋標(biāo)識(shí)符“ //”沒有任何特殊意義。 表 1 Verilog HDL 的操作符及簡(jiǎn)要說明 分類 操作符及功能 簡(jiǎn)要說明 算術(shù)操作符 + 加 減 * 乘 / 除 % 整除 二元操作符，即有兩個(gè)操作數(shù)。 %是求余操作符，在兩個(gè)整數(shù)相除基礎(chǔ)上，取余數(shù)。 關(guān)系操作符 大于 小于 = 大于等于 = 小于等于 == 相等 != 不相等 === 全等 !== 非全等 關(guān)系運(yùn)算是二元操作符，關(guān)系運(yùn)算的結(jié)果是 1位邏輯值。 若某一個(gè)操作數(shù)的值不定，則關(guān)系是模糊的，返回值是不定值 X。全等運(yùn)算要求兩個(gè)操作數(shù)完全一致 。 位操作符 ~ 按位非 amp。 “ ~”是一元操作符，其余都是二元操作符。 例如： A=8’b11010001 ~A=8’B00101110 B=8’b00011001 Aamp。amp。amp。 縮減操作符 amp。 歸約與非 | 歸約或 ~| 歸約或非 ^ 歸約異或 ~ ^ (^ ~) 歸約同或 一元操作符，對(duì)操作數(shù)各位的值進(jìn)行運(yùn)算?！笔菍?duì)操作數(shù)各位的值進(jìn)行邏輯與運(yùn)算，得到一個(gè)一位的結(jié)果值 1或 0 。A=0 與縮減運(yùn)算 A中的數(shù)字全為 1時(shí)，結(jié)果才為 1。 分類 操作符及功能 簡(jiǎn)要說明 移位操作符 右移 左移 二元操作符，對(duì)左側(cè)的操作數(shù)進(jìn)行它右側(cè)操作數(shù)指明的位數(shù)的移位，空出的位用 0補(bǔ)全。 條件操作符 ?: 操作數(shù) =條件？表達(dá)式 1：表達(dá)式 2； 當(dāng)條件為真（值為 1）時(shí)，操作數(shù) =表達(dá)式 1； 為假（值為 0）時(shí)，操作數(shù) =表達(dá)式 2。 例如 a？ b： c 若條件操作數(shù) a是邏輯 1，則算子返回表達(dá)式 1操作數(shù) b； 若 a是邏輯 0，則算子返回表達(dá)式 2操作數(shù) c。 將 1位全加器的進(jìn)位 cout和sum并接，表達(dá)式為 將兩個(gè)或兩個(gè)以上用逗號(hào)分隔的表達(dá)式按位連接在一起。 {cout,sum}=ina+inb+cin。、 ~amp。amp。列在同一行中的操作符具有相同的優(yōu)先級(jí)。圓括號(hào)（）用于改變優(yōu)先級(jí)或使得表達(dá)式中運(yùn)算順序更加清晰，提高源文件的可讀性。若在前面加上一個(gè)正“ +”或負(fù)“ —”號(hào)就表示有符號(hào)數(shù)，否則所代表的就是無符號(hào)數(shù)。 ? 常量定義格式為： parameter 常量名 1=表達(dá)式，常量名 2=表達(dá)式， … ，常量名 n=表達(dá)式； parameter是常量定義關(guān)鍵字，常量名是用戶定義的標(biāo)識(shí)符，表達(dá)式為常量賦值。 ? Verilog HDL中的整型數(shù)值常量就是整數(shù)，有兩種書寫格式：一種是無位寬的十進(jìn)制表示法，如 132。 ? 常數(shù)書寫格式是： [size]’base value 其中 size是位寬，定義了數(shù)值常量的位數(shù)（長度）； base 代表這個(gè)數(shù)據(jù)的進(jìn)制，取值范圍和相應(yīng)的進(jìn)制如下表； value是一個(gè)數(shù)值常量的值，書寫格式與進(jìn)制 base相對(duì)應(yīng)。 2’hf5 等于 8’b11110101； 8’b1111xxxx 等價(jià) 2’hfx； 8’b1101zzzz 等價(jià) 2’hdz。如果采用十進(jìn)制格式，小數(shù)點(diǎn)兩邊必須都有數(shù)字。由于硬件電路中信號(hào)的邏輯狀態(tài)具有特殊性，即不僅有 0（低電平）和 1（高電平），還有可能是 X（未知狀態(tài)）和 Z（高阻態(tài)），因此 Verilog HDL數(shù)值集合有四個(gè)基本值： 0：邏輯 0或假狀態(tài)； 1：邏輯 1或真狀態(tài)； X：邏輯不確定； Z：高阻態(tài)。在表達(dá)式或賦值語句中作為操作數(shù)的字符串被看作ASCII值序列，即一個(gè)字符串中的每一個(gè)字符對(duì)應(yīng)一個(gè) 8位 ASCII值。標(biāo)識(shí)符可以是字母、數(shù)字、 $符和下劃線“ _”字符的任意組合序列。 ? ②字符數(shù)不能多于 1024。 ? ④不要與關(guān)鍵字同名。 （ 6）關(guān)鍵字 ? 關(guān)鍵字是 Verilog HDL預(yù)先定義的專用詞。關(guān)鍵詞有其特定和專有的語法作用，用戶不能再對(duì)它們做新的定義。在 Verilog HDL中，變量分為網(wǎng)絡(luò)型（ s type）和寄存器型（ register type）兩種。 Verilog HDL提供了多種 s型變量。作為一種數(shù)值容器，可以容納當(dāng)前值，也可以保持歷史值。 ? register型變量與 wire型變量的區(qū)別在于 register型變量需要被明確的賦值， 并且在重新賦值前一直保持原值。 ? 常見的 register型變量及說明 類型 功能說明 reg 常用的寄存器型變量 integer 32位帶符號(hào)整數(shù)型變量 real 64位帶符號(hào)實(shí)數(shù)型變量 time 無符號(hào)時(shí)間型變量 Verilog HDL的語句 ? Verilog HDL的語句包括賦值語句、條件語句、循環(huán)語句、結(jié)構(gòu)聲明語句和編譯預(yù)處理語句等類型，每一類語句又包括幾種不同的語句。 （ 1）賦值語句 ? 在 Verilog HDL中，賦值語句常用于描述硬件設(shè)計(jì)電路輸出與輸入之間的信息傳送，改變輸出結(jié)果。 ①門基元賦值語句 ? 門基元賦值語句的格式為： ? 基本邏輯門關(guān)鍵字 （門輸出，門輸入 1，門輸入 2， … ，門輸入 n）； ? 例如 4輸入與非門的門基元賦值語句為 nand (y,a,b,c,d)。bamp。d)等效 ② 連續(xù)賦值語句 ? 連續(xù)賦值語句的關(guān)鍵字 assign，賦值符號(hào)是“ =”，賦值語句的格式為 assign 賦值變量 =表達(dá)式； ? 例如 assign y=~(aamp。camp。在執(zhí)行中，輸出y的變化跟隨輸入 a、 b、 c、 d的變化而變化，反映了信息傳送的連續(xù)性。 ? 例 1 四輸入端與非門的 Verilog HDL源程序 module example1(y,a,b,c,d)。 input a,b,c,d。bamp。d)。 ? 如果一個(gè)塊語句中包含若干條過程賦值語句，按順序一條一條執(zhí)行，前面的語句沒完成，后面的語句就不能執(zhí)行。 ④ 非阻塞賦值語句 ? 非阻塞賦值語句也是出現(xiàn)在 initial和 always塊語句中，賦值符號(hào)是“ =”，語句格式為： 賦值變量 =表達(dá)式； ? 非阻塞賦值語句“ =”左邊的賦值變量必須是（寄存器） reg型變量，其值在塊語句結(jié)束時(shí)才可得到，與過程賦值語句不同。 n=75。 r=n。 ? 塊語句的“ (posedge clock)”是定時(shí)控制敏感函數(shù)，表示時(shí)鐘信號(hào) clock的上升沿到來的敏感時(shí)刻。 input d,clock。 output q。 always (posedge clock) q=d。 ① if語句 ? 完整的 Verilog HDL的 if語句結(jié)構(gòu)如下： if（表達(dá)式） begin 語句； end else if（表達(dá)式） begin 語句； end else begin 語句； end ? 在 if語句中，“表達(dá)式”是邏輯表達(dá)式或關(guān)系表達(dá)式，也可以是位寬為 1位的變量。 例 3 8線 3線優(yōu)先編碼器的設(shè)計(jì) ? 8線 3線優(yōu)先編碼器的功能表 module code(y,a)。 output[2:0] y。 always (a) begin if(~a[7]) y=3’b111。 else if(~a[5]) y=3’b101。 else if(~a[3]) y=3’b011。 else if(~a[1]) y=3’b001。 end endmodule 輸入 輸出 in0 in1 in2 in3 in4 in5 in6 in7 out2 out1 out0 x x x x x x x 0 x x x x x x 0 1 x x x x x 0 1 1 x x x x 0 1 1 1 x x x 0 1 1 1 1 x x 0 1 1 1 1 1 x 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 ② case語句 ? case語句是一種多分支的條件語句， case語句的格式為：