word版可編輯-eda課設電子琴設計精心整理doc-資料下載頁
2025-07-15 11:33本頁面
【正文】 的學習有很大的幫助。希望其他人在看再做類似設計時有所借鑒。通過幾天的課程設計，我對數據庫軟件EDA技術、VHDL、等系列知識都有了一定的了解。使用EDA技術開發(fā)頁面的能力也有了很大提高。武漢理工大學《電子線路EDA》課程設計參考文獻[1]潘松 黃繼業(yè). EDA技術與VHDL（第二版）.北京：清華大學出版社，[2]：[3]付家才. ：化學工業(yè)出版社，[4]漢澤西. ：北京航空航天大學出版社，[5]：四川大學出版社，[6]章彬宏 ：北京理工大學出版社，[7]劉艷萍 高振斌 ：國防工業(yè)出版社,武漢理工大學《電子線路EDA》課程設計附錄 源程序library ieee。use 。use 。use 。entity music isport(clk:in std_logic。key:in std_logic_vector(7 downto 0)。buz:out std_logic)。end music。architecture beh of music issignal clk1:std_logic_vector(12 downto 0)。constant duo : std_logic_vector(12 downto 0) :=0000000001110。 constant lai : std_logic_vector(12 downto 0) := 0000000001101。 constant mi : std_logic_vector(12 downto 0) := 0000000011010。 constant fa : std_logic_vector(12 downto 0) := 0000000010011。 constant suo : std_logic_vector(12 downto 0) := 0000000010010。 constant la : std_logic_vector(12 downto 0) := 0000000010001。 constant xi : std_logic_vector(12 downto 0) := 0000000010000。 constant duo1 : std_logic_vector(12 downto 0) := 0000000001111。 signal buzz:std_logic。signal key_out:std_logic_vector(7 downto 0)。beginbuz=buzz。key_out=key。process(clk)beginif clk39。event and clk=39。139。 thencase key_out iswhen10000000=if(clk1 /= duo)thenclk1=clk1+0000000000001。else clk1=0000000000000。buzz=not buzz。end if。when01000000=if(clk1 /= lai)thenclk1=clk1+0000000000001。else clk1=0000000000000。buzz=not buzz。end if。when00100000=if(clk1 /= mi)thenclk1=clk1+0000000000001。else clk1=0000000000000。武漢理工大學《電子線路EDA》課程設計buzz=not buzz。end if。when00010000=if(clk1 /= fa)thenclk1=clk1+0000000000001。 else clk1=0000000000000。 buzz=not buzz。end if。when00001000=if(clk1 /= suo)thenclk1=clk1+0000000000001。 else clk1=0000000000000。 buzz=not buzz。end if。when00000100=if(clk1 /= la)thenclk1=clk1+0000000000001。 else clk1=0000000000000。 buzz=not buzz。end if。when00000010=if(clk1 /= xi)thenclk1=clk1+0000000000001。 else clk1=0000000000000。 buzz=not buzz。end if。when00000001=if(clk1 /= duo1)thenclk1=clk1+0000000000001。 else clk1=0000000000000。 buzz=not buzz。end if。when others=null。end case。end if。end process。end beh。武漢理工大學《電子線路EDA》課程設計本科生課程設計成績評定表指導教師簽字：年 月 日
法律信息相關推薦
鄂ICP備17016276號-1