現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)課程總結(jié)-資料下載頁
2025-06-29 16:29本頁面
【正文】 PM 的使用1． 實(shí)驗(yàn)要求自主選擇兩個(gè)LPM 模塊組成一時(shí)序系統(tǒng)，實(shí)現(xiàn)功能測試，并理解每個(gè)LPM 的所有參數(shù)含義。2． 硬件設(shè)計(jì)思路經(jīng)研究發(fā)現(xiàn)LPM模塊下有16進(jìn)制計(jì)數(shù)器，所以有想法把16進(jìn)制轉(zhuǎn)換為10進(jìn)制計(jì)數(shù)，并通過7448進(jìn)行譯碼數(shù)碼管顯示，需要有一個(gè)外部時(shí)鐘信號輸入端，并且有7段段碼輸出端。3． 軟件程序流程i. 設(shè)置LPM模塊分別為（1）4位輸出，向上計(jì)數(shù)。（2）2進(jìn)制數(shù)輸出，時(shí)鐘使能。（3）同步清零。ii. 將輸出四位信號給7448譯碼并顯示。iii. 在計(jì)數(shù)到9使同步清零。4． 實(shí)驗(yàn)體會此實(shí)驗(yàn)中對LPM的參數(shù)的理解是一個(gè)重點(diǎn)，在實(shí)驗(yàn)中需要將總線分開顯示遇到了總線下的分線的使用的問題。課程心得及建議這門課程讓我對電路設(shè)計(jì)有了新的認(rèn)識，全智能下的電路設(shè)置充滿了無窮的魅力，但在課程實(shí)驗(yàn)中總是會遇到很多的問題，VHDL這種新的語言雖然與其他語言有相似之處，但是其獨(dú)有的邏輯語言，以及語法規(guī)則讓我開始設(shè)計(jì)時(shí)有些棘手，因?yàn)榭傁胗肅語言的設(shè)計(jì)理念來書寫VHDL語言，結(jié)果程序總是報(bào)錯(cuò)。開始時(shí)喜歡先用C把思路寫好，再翻譯成VHDL語言，但發(fā)現(xiàn)這樣改錯(cuò)很慢。幾次實(shí)驗(yàn)之后把VHDL語言重新學(xué)習(xí)了一遍，感覺還是直接寫來的快，掌握了語法特性之后，寫起來也沒有C語言難。感覺接觸新的語言開始比較慢，當(dāng)與VHDL達(dá)到默契的程度之后，語法規(guī)則已經(jīng)不再是程序出錯(cuò)的主要問題了。通過實(shí)驗(yàn)使我掌握了FPGA的設(shè)計(jì)方法，并且喜歡這種設(shè)計(jì)思路。希望實(shí)驗(yàn)中可以多一些自己設(shè)計(jì)的實(shí)驗(yàn)，而不是都由老師設(shè)定題
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