【導(dǎo)讀】設(shè)計新型的電子鐘。設(shè)計中根據(jù)系統(tǒng)的功能要求合理劃分出層次，進(jìn)行分級設(shè)計和仿真。驗證，將較為復(fù)雜的數(shù)字系統(tǒng)邏輯簡化為基本的模型從而降低實現(xiàn)的難度。Modelsim仿真軟件和synopsys平臺上的綜合軟件進(jìn)行設(shè)計編譯仿。真，最終生成電路網(wǎng)表，通過網(wǎng)表電路繪制出電子鐘芯片版圖。年月日、日程提醒、農(nóng)歷顯示、傳統(tǒng)節(jié)假日提醒、鬧鈴閏年閏月提醒等多功能的電子鐘。

　　

【正文】 最終版圖是要用芯片制造的，所以繪制的必須是符合生產(chǎn)工藝要求的版圖，而工 藝要求就是通過設(shè)計規(guī)則來進(jìn)行定義的。在繪制過程中按照設(shè)計規(guī)則進(jìn)行版圖設(shè)計，要注意使版圖面積控制在 150um*150um 面積內(nèi)，最后版圖的面積為 145um*142um。最后一個過程第五章：電路網(wǎng)表和版圖 28 是經(jīng)過設(shè)計規(guī)則檢查來確保完成的版圖沒有違反設(shè)計規(guī)則。因為 cadence 軟件內(nèi)自帶DRACULA 工具，所以可以不用自己編寫代碼，經(jīng)過 DRC 檢查后，對于有違反設(shè)計規(guī)則的部分再進(jìn)行修改最終順利通過，確保版圖沒有違反設(shè)計規(guī)則。 總結(jié) 29 總結(jié) 本次設(shè)計不僅滿足了電子鐘的基本時間功能顯示，還添加了陰陽歷顯示功能，這 對我們生活在中國，隨時熟知中國各個節(jié)日帶來巨大的生活便利，譬如春節(jié)、臘八節(jié)、重陽節(jié)等等。除此之外，鬧鐘鬧鈴功能的添加更是進(jìn)一步的提高了上班族，賴床分子的起床效率，減少了上班工作上課等許多日常問題，大大方便了生活。與此同時，還陸續(xù)增加了閏年閏月提醒，節(jié)假日提醒，日程提醒等許多實用的功能，讓我們的生活節(jié)奏不斷穩(wěn)定。而面對電池電量不足或其他原因帶來的時間不準(zhǔn)確的問題，我們的時間校對功能彌補(bǔ)了在這些方面的不足，讓時間隨時校對核準(zhǔn)。對于這次的研究，從生產(chǎn)經(jīng)濟(jì)成本等角度來說，研究過程中也盡可能的使電子鐘處于一個低功耗的 狀態(tài)，而版圖則是根據(jù)總的電路網(wǎng)表來進(jìn)行繪制，同時做到的是，在總電路網(wǎng)表生成前做了時序約束，減少了不必要的觸發(fā)器以及競爭冒險的消除，進(jìn)而使電子鐘處于一個低功耗，低成本，盡可能小的面積和體積的狀態(tài)。 運用 VHDL 語言來實現(xiàn)電子時鐘，僅僅是多種設(shè)計途徑的一種。隨著市場實時時鐘日歷芯片品類的不斷更新， IC 化的傳感器的多樣化，顯示方式也更加趨于人性。所以對多功能電子時鐘有多種實現(xiàn)方案，能夠?qū)崿F(xiàn)的功能也很多，例如時間日歷顯示和校對、鬧鈴、背景圖案顯示等功能。但總的目的還是降低成本，節(jié)能環(huán)保，貼近生活，方便生活。 致謝語 30 致謝語 很快！就要為自己四年的大學(xué)生涯畫上一個句號了。在這論文即將完成之際！首先應(yīng)該感謝的是在畢設(shè)的過程中不斷為我提供指導(dǎo)，使我持續(xù)向前，于迷茫中指引我走出迷霧的衛(wèi)雅芬老師！畢設(shè)的選題之后，我的設(shè)計思路有過短暫的阻礙，是衛(wèi)老師讓我找到了靈感，在軟件的熟練使用和操作要求上，我存在不足，仍然是衛(wèi)老師利用自己的課下休息時間，無私地給我提供很多基礎(chǔ)的指導(dǎo)和詳細(xì)的講解。不僅僅在面對面的交流，更于實際的操作過程中，遇到問題時于手機(jī)與老師進(jìn)行線上的交流。正是在這個不斷交流和討論的過程中，老師一次 次讓我茅塞頓開，讓我尋找到了柳暗花明。老師給予我的鼓勵是巨大的，正因為如此，我才能一路走到現(xiàn)在，堅持到現(xiàn)在。也讓我在無助的時候，感受到了親人朋友的溫暖！正應(yīng)了那句話：一日為師，終身為父！再次感謝我敬愛的衛(wèi)雅芬老師！這次畢設(shè)，將讓我一輩子銘記！謝謝！感謝衛(wèi)老師這一路的陪伴！ 大學(xué)四年的生活學(xué)習(xí)中，我也獲得過老師們無數(shù)的支持與幫助，給我提出的足以讓我受益終生的許多寶貴意見，感謝所有關(guān)心幫助過我的良師益友 。 最后，誠摯而衷心的感謝于百忙中對本文提出寶貴意見并做出評審的各位老師！ 參考文獻(xiàn) 31 參考文 獻(xiàn) [1]王鈿 .卓興旺 .基于 Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計 [M].國防工業(yè)出版社 .2020:1121 [2]陳學(xué)英 .李穎 . FPGA應(yīng)用實驗教程 [M].國防工業(yè)出版社 . 2020. [3]何賓 .EDA原理及 Verilog實現(xiàn) [M].清華大學(xué)出版社 .2020. [4]黃智偉 .王彥 .FPPGA系統(tǒng)設(shè)計與實踐 [M].電子工業(yè)出版社 .2020. [5]馮育長 .單片機(jī)系統(tǒng)設(shè)計與實例分析 [M].西安電子科技大學(xué)出版社 .2020. [6]何力民 .單片機(jī)應(yīng)用技術(shù)選編 [M].北京航空航天大學(xué)出版社 .1997. [7]陶佰睿 .數(shù)字集成電路與 EDA設(shè)計基礎(chǔ)教程 [M].哈爾濱工程大學(xué)出版社 .2020. [8]于斌 .米秀杰 ModelSim電子系統(tǒng)分析與仿真 [M].電子工業(yè)出版社 .2020. [9]葛亞明 .彭永豐 .薛冰等 .零基礎(chǔ)學(xué) FPGA[M].機(jī)械工業(yè)出版社 .2020. [10]趙文來 .楊俊秀 .嚴(yán)國紅 .陳秋妹 .基于 FPGA的電子鐘設(shè)計與實現(xiàn) [J].浙江理工大學(xué)學(xué)報 .2020,27(4):591593. [11]盧超 .基于單片機(jī)的數(shù)學(xué)電子鐘的設(shè)計與制作 [J].大慶師范學(xué)院院報 .2020,26(5):4849. [12]白冰洋 .現(xiàn)場可編程邏輯門陣列（ FPGA）技術(shù)的應(yīng)用研究 [D].西北工業(yè)大學(xué) .2020附錄 32 附錄 秒鐘模塊 : library ieee。 use ieee. 。 use 。 entity second is port(clk: in std_logic。 jiaodui:in std_logic。 q0:out integer。 c0:out std_logic)。 end 。 architecture a of second is signal q: integer:=50。 begin process(clk,q) begin if(clk39。event and clk=39。139。) then if q=59 then q=0 。 c0=39。139。 else q = q+1。c0=39。039。 end if。 end if。 end PROCESS。 q0=q。 end。 分鐘模塊： library ieee。 use ieee. 。 use 。 entity minute is port(c0: in std_logic。 jiaodui:in std_logic。 c1:out std_logic。 q1:out integer)。 end 。 architecture a of minute is signal q: integer:=35。 begin process(c0,q) begin if(c039。event and c0=39。139。) then 附錄 33 if q=59 then q=0 。 c1=39。139。 else q = q+1。c1=39。039。 end if。 end if。 end PROCESS。 q1=q。 end。 時鐘模塊： library ieee。 use ieee. 。 use 。 entity hour is port(c1: in std_logic。 c22:in std_logic。 jiaodui:in std_logic。 c2:out std_logic。 q2:out integer)。 end 。 architecture a of hour is signal q: integer:=5。 signal c22: integer:=0。 begin process(c1,q) begin if(c139。event and c1=39。139。) then if q=12 then q=1 。c22=c22+1。 If(c22%2=0) then c2=39。139。 else q = q+1。c2=39。039。 end if。 end if。 end PROCESS。 q2=q。 end。 日模塊： library ieee。 use ieee. 。 use 。 entity day is port(c2: in std_logic。 jiaodui:in std_logic。 c3:out std_logic。 q3:out integer)。 附錄 34 end 。 architecture a of day is signal q: integer:=24。 begin process(c2,q) begin if(c239。event and c2=39。139。) then if q=30 then q=1 。 c3=39。139。 else q = q+1。c3=39。039。 end if。 end if。 end PROCESS。 q3=q。 end。 月模塊： library ieee。 use ieee. 。 use 。 entity month is port(c3: in std_logic。 jiaodui:in std_logic。 c4:out std_logic。 q4:out integer)。 end 。 architecture a of month is signal q: integer:=4。 begin process(c3,q) begin if(c339。event and c3=39。139。) then if q=12 then q=1 。 c4=39。139。 else q = q+1。c4=39。039。 end if。 end if。 end PROCESS。 q4=q。 end。 年模塊： library ieee。 use ieee. 。 use 。 entity year is 附錄 35 port(clk: in std_logic。 jiaodui:in std_logic。 c2:out std_logic。 q3:out integer)。 end 。 architecture a of year is signal q: integer:=2020。 begin process(clk,q) begin if(clk39。event and clk=39。139。) then q = q+1。 end if。 end PROCESS。 q3=q。 end。 陰陽歷顯示 : library ieee。 use 。 use 。 entity nong1 is port(run:in std_logic。 nian:in integer range 1900 to 2099。 yue:in integer range 1 to 13 。 day: in integer range 1 to 30。 yuen:out integer range 1 to 12。 dayn:out integer range 1 to 30。 run2:out std_logic。 niann: out integer range 1899 to 2099)。 end nong1。 architecture one of nong1 is type nong is array(0 to 199) of std_logic_vector(22 downto 0)。 signal rom:nong:=( (01010111101001010000000),(01101111101001000000100),(01011101010010100001000),(0011011