【正文】 業(yè)，它為環(huán)球的電子市場提供了技術領先的驗證平臺與 IC 設計，并著力于復雜芯片上系統(tǒng)（ SOCs）的開發(fā)。 在國內，電子鐘行業(yè)已經相對比較成熟，本次設計為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個性化功能， 要求基于硬件描述語言 VHDL或 Verilog HDL為基礎的 EDA設計方法，設計新型的電子鐘。 第一章： synopsys 2 第一章 : Synopsys 簡介 Synopsys 的簡單工作原理 Desgin Compiler（ DC）工具是 Synopsys 公司的旗艦產品，是 Synopsys 的邏輯綜合優(yōu)化工具，它根據設計描述和約束條件并針對特定的工藝庫，自動綜合出一個優(yōu)化的門級別電路。 Synopsys 的應用 基于 Synopsys 的芯片設計流程可以分為前端流程和后端流程，前端流程主要是系統(tǒng)設計、邏輯綜合并向 foundry 提交網表，后端流程主要是進行版圖設計。 4 用 DC工具對設計進行綜合優(yōu)化，得到 SDF 門級網表文件。要按照既定的電路測量特征來實現目標，就要將 Design Compiler 綜合至一個電路中，同時將其放入目標庫中，如此生成的原理圖或者網表才是適用于我們計算機輔助攻擊工程 (CAE)工具的。 邏輯綜合方面就是將我們的 HDL語言描述的電路通過轉換，最終以工藝庫器件來構成網絡表格的過程。 Design piler 的工作模式分為兩種，分別是 tcl 模式以及圖形模式。但 TCL 命令行模式對于新手來說則需要再不斷的設計過程中摸索 ，才能逐漸熟悉而達到靈活運用操作。在圖形界面模式下至少需要所設計的 HDL 源文件和所采用的工藝庫文件。 DC 名為“ .”的是一個啟動文件，在我們啟動它時， DC將會按照如下順序進行搜索，同時安裝到相對應目錄下的啟動文件。 analyze 命令主要是為了對 RTL 代碼進行分析和翻譯，同時將過程的中間結果量存入到預先指定的庫位置中，而下一步工藝映射的準備則少不了以 Elaborate 命令來設計并且建立好一個結構級的且與工藝無關的描述。不過，矛盾的存在總有其兩面性， read 命令的缺陷在于對 VHDL 的構造體選擇功能和參數修改上不能提供支持。該過程的完成可以采用 link 命令，也能用piler 命令在綜合時以隱藏的方式來進行。實例唯一化即是對同一個子模塊中的幾個實例，進而生成幾個不同的子設計的過程。設計環(huán)境包括電源電壓參數、電路工作時的溫度，還有線上負載、輸入驅動、輸出負載等情況。設計內部互連線的寄生參數則是通過連線負載來估算的，從而對連線產生的時間延遲做估計，從而讓綜合的結果盡可能的接近實際值。為了是電路延時的計算更加的精確，那么 DC 需要知道的是所設計的輸出端驅動的負載大小，我們可以通過 鍵入命令 set_load 來設置輸出端負載。 用戶的約束文件（ UCF）為我們提供的是一個不必回到設計輸入工具即能進行約束的邏輯設計的構造方法。最后就是設計的綜合與結果報告。 它所提供的 仿真環(huán)境相當不錯，在行業(yè)中是 單內核 支持 Verilog 和 VHDL 混合仿真 仿真器 的唯一。它采用的編譯技術的風格是直接進行優(yōu)化，以此同時還采用了單一內核 仿真技術以及 Tcl/Tk 技術，編譯仿真的速度都是非常快的，編譯的代碼和平臺沒有相關性，這也是為了對 IP 核起到一個保護的作用，而圖形界面和 用戶接口 的個性化設計，則為用戶提供了一個加快調錯的有效手段，它在仿真中，是我們在進行 FPGA/ASIC 設計 的首要選擇的軟件 [1]。仿真又可分為兩種，分別是時序仿真和功能仿真 。 功能仿真，即在 RTL 層進行的仿真，它的特點不是考慮所構成電路的邏輯和門的時間延遲，而是對電路在設計構想和理想環(huán)境下是否一致的考慮。只是進行功能仿真，那通過也是沒有意義的，例如在時序分析的時候檢查到時序不滿足而需要對代碼進行修改的時，那功能就一定要重新進行。 modelsim 的高級功能： Code Coverage ，即代碼覆蓋率。在測試激勵的代碼覆蓋率中，最低覆蓋率要達到 95%以上，才能大致的確定代碼在邏輯上是可以通 過質量控制的，而后即可進入綜合步驟。但是，即使分支覆蓋以及代碼行的覆蓋都能夠超過 95％甚至 100%，代碼的驗證也不能說是達到了 100％，除了所有的分支覆蓋都可以進行組合遍歷。首先這從邏輯功能上就非常難做到，其次是如果在一個激勵中各種情況都包括了，那么其仿真過程的速度會因為電腦內存的消耗而成線性下滑，使得效率十分低。在這樣的驗證方法下，代碼覆蓋率就顯得尤為重要了，因為我們可以通過代碼覆蓋率來控制激勵對功能的覆蓋程度。 Debussy：仿真輔助調試工具。一是顯示出來的都是仿真前設置好的波形信號，如果 要查看其它的就添加需要的信號并且重新開始仿真。三是假設所要觀察的信號非常的多，由于是實時全信號顯示，那么仿真時間如果太長，仿真的速度就會明顯的下降，屏幕刷新的速度也將越來越慢。從根本上來說，就是將波形先儲存在文件中，當仿真結束之后，再將其調出來顯示觀察以及調試。但是第二章： Design Compiler和 Modelsim簡介 6 Debussy 不但能夠顯示波形，而且能夠智能的將引起變化的 RTL 代碼聯(lián)系起來，使得代碼排錯率有了大幅度的提高。 圖 22基于 Modelsim的設計流程圖 綜合分析 布局布線 時序仿真 編程和配置 生成變成文件 建立對應器件鏈接文件 轉換變成文件 設計輸入 第三章：時鐘芯片設計方案 7 第三章 時鐘芯片 設計方案 多功能時鐘的設計指標 技術指標： A、具有數字電子鐘的基本功能：擁有年月日時分秒顯示，并且月日的顯示要有陰陽歷兩種顯示，時為 12 小時制顯示； B、支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能； C、支持時間校對功能； D、支持鬧鈴功能，且鬧鈴音樂 1632Kbs 播放。 基于 Modelsim 對多功能時鐘芯片的 設計方案 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真器。 目前 VHDL 語言應用于很多領域，幾乎很難找到哪個領域沒有 VHDL 的蹤跡。 ModelSim 最大的特點是其強大的調試功能：數據流 窗口的先進性，能夠 迅速 對 追蹤到產生 的錯誤狀態(tài) 或者 不定 狀態(tài)的原因：性能分析工具 則能夠 幫助 我們對性能瓶頸做出分析 和 加速仿真；代碼覆蓋率 的檢測則在一定程度上 確保 了 測試的完備；多種模式的波形比較功能； Signal Spy 功能 的先進性 ， 進而能夠 方便 地對 VHDL 和 Verilog 混合設計或 VHDL 中的底層信號 做出訪問 。設計如果出現誤差時 ,可以用校時電路即 set 端口進行校正。自上至下的設計方式對一個復雜的系統(tǒng)進行不斷地分解，使其變成成若干功能模塊 , 最后對其做出設計描述 , 并使完成的各個功能模塊和的邏輯綜合與優(yōu)化在 modelsim 軟件平臺上自動完成。計數器連續(xù)穩(wěn)定的計數 ,作為數字鐘的時間基準。而 存儲器可以用來儲存音樂以及圖片。 圖 31 整體設計思路 熟悉 Modelsim 和 Design Compiler 軟件 分析整體功能及要求 分析設計各部分模塊 編輯各個程序模塊 仿真出波形圖輸出網表電路 綜合各模塊完成整體程序 根據最終網表電路繪制電子鐘 芯片版圖 第四章：時鐘芯片各模塊的設計及仿真 9 第四章 時鐘芯片 各模塊 的 設計及仿真 設計原理 本次電子鐘的設計是實現顯示陰陽歷年月日時分秒的功能，支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能，且能隨時進行時間校對和支持鬧鈴功能，支持背景圖案顯示。設置一個校對時間的信號 jiaodui,當 jiaodui 為高電平的 時候允許時間校對，當 jiaodui 為低電平的時候繼續(xù)計數。閏年提醒信號 run，就是當年份是閏年時， run 的輸出為一個高電平。 在設計年月日時（ year， month， day， hour， minute， second）的模塊是都加進以時鐘信號 clk為敏感信號。若符合則分別在年月日時（ year2， month2， day2， hour2， minute2， second2）模塊加進預置的校對年月日時。設置一個閏年提醒進程以當前年份（ year）為敏感信號，當年份為閏年的時候閏年信號 run輸出為高電平，平年的時候為低電平。 首先設計秒模塊，秒模塊里有一個周期為 1s 的時鐘 clk，每個上升沿到來秒鐘數自動加 1，當秒鐘為 59 并且有上升沿到來時，輸出信號 c0 從低電平跳變?yōu)楦唠娖剑?c0 就作為分鐘模塊的脈沖，當分鐘為 59并且有上升沿到來時，輸出 信號 c1 從低電平跳變?yōu)楦唠娖?；后面時鐘模塊，日模塊，月模塊以此類推。event and clk=39。) then if q=59 then q=0 。139。c0=39。 end if。 end PROCESS。 end。而每當 q0 為 59，期間 c0（計數分的時鐘）為高電平， 否則為低電平。 基礎模塊 電子鐘開始工作 按判斷鍵 復位鍵 自動校對時間 開啟鬧鐘 時間到鬧鈴響 開啟日程提醒 時間到日程提醒 傳統(tǒng)節(jié)假日提醒 閏年閏月提醒 電子鐘繼續(xù)工作 第四章：時鐘芯片各模塊的設計及仿真 11 圖 42（ a） 秒鐘模塊仿真圖 圖 42(b) 秒鐘模塊仿真圖 由波形可見這是一個 059的 60進制計數器。 分鐘模塊 代碼： u2: process(c0,q) begin if(c039。139。 c1=39。 else q = q+1。039。 end if。 q1=q。 代碼解釋：秒鐘模塊輸出的 c0作為分鐘模塊的脈沖，脈 沖 c0 變化時運行此模塊進程，當 q1 計數到 59 的時候則 q1 賦值為 1 繼續(xù)計數從而構成一個 60進制的計數器。由圖片可以看出，這是一個初值為 47m 的分模塊，當時間為 59m并且上升沿到來時自動跳轉為 0，并且計數時的時鐘 c1 跳變?yōu)楦唠娖健? 圖 45 分鐘模網表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉換為工藝庫器件從而生成了分模塊網表電路。event and c1=39。) then if q=11 then q=0 。 If(c22%2=0) then c2=39。 else q = q+1。039。 當時間從 59 到 0 跳轉時， c1 自動跳變?yōu)?1，此時 c1 為時鐘脈沖 第四章：時鐘芯片各模塊的設計及仿真 14 end if。 q2=q。 代碼解釋：分鐘模塊輸出的 c1 作為時鐘模塊的脈沖，當時鐘 c1 變化時運行此模塊進程，當 q2 計數到 11 的時候則 q2 賦值為 1 繼續(xù)計數從而構成一個 12進制的計數器。由圖片可以看出，這是一個初值為 6的時模塊，當時間為 12h 并且上升沿到來時自動跳轉 為 1，并且計數日的時鐘 c2跳變?yōu)楦唠娖健? 當時鐘從 12到 1跳轉時，c2 自動跳變?yōu)?1，此時 c2為日期的半個脈沖 第四章：時鐘芯片各模塊的設計及仿真 15 圖 47 時鐘模塊網表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉換