【正文】 niann: out integer range 1899 to 2099)。 use 。139。 entity year is 附錄 35 port(clk: in std_logic。 end if。event and c3=39。 use 。039。 begin process(c2,q) begin if(c239。 use ieee. 。c2=39。 begin process(c1,q) begin if(c139。 entity hour is port(c1: in std_logic。 end if。event and c0=39。 use 。039。 begin process(clk,q) begin if(clk39。 use ieee. 。但總的目的還是降低成本，節(jié)能環(huán)保，貼近生活，方便生活。 總結(jié) 29 總結(jié) 本次設(shè)計不僅滿足了電子鐘的基本時間功能顯示，還添加了陰陽歷顯示功能，這 對我們生活在中國，隨時熟知中國各個節(jié)日帶來巨大的生活便利，譬如春節(jié)、臘八節(jié)、重陽節(jié)等等。主要方式為關(guān)閉不用的邏輯和時鐘，使用專用電路代替可編程邏輯，使用規(guī)則的算法和結(jié)構(gòu)，以減少控制負荷，去除不必要的存儲器以減少網(wǎng)表的面積。039。 鬧鈴功能 代碼： u5:u5:process(timing,q2,q1) begin if ( timing =39。q2=hour2。 圖 417(a) 日程提醒仿真圖 圖 417(b) 日程提醒仿真圖 由圖 可知，設(shè)置的日程時間為 5月 20 日，當 5 月 20 日到來時可以看到日程提醒信號richeng 顯示為高電平。 圖 416(a) 節(jié)假日提醒仿真圖 圖 416(b) 節(jié)假日提醒仿真圖 由圖可知，當為 3月 8日婦女節(jié)這天，節(jié)假日提醒信號 jieri 顯示為高電平。 圖 415(a) 閏年閏月提醒仿真圖 圖 415(b) 閏年閏月提醒仿真圖 由圖可知，當年份為 20 20 202 2028 等閏年年份時閏年提醒 run 信號均顯示為高電平。 else run=39。 代碼解釋： nian 是陽歷年的標志， yue 是陽歷月的標志， day 是陽立日的標志， run 是陽歷閏年的標志，若為高電平表示該年為閏年； niann 是陰歷年的標志， yuen 是陰歷月的標志， day是陰立日的標志， run2 是陰歷閏年的標志，若為高電平表示該年為閏年。 當 c4 跳變?yōu)?1，此時年份自動加 1 第四章：時鐘芯片各模塊的設(shè)計及仿真 20 陰陽歷顯示 process(byjj1) begin if byjj130 then yue2=byjj1/30。 end if。由圖片可以看出，這是一個初值為 5的月模塊，當時間為 12m并且上升沿到來時自動跳轉(zhuǎn)為 1，并且計數(shù)年的時鐘 c4 跳變?yōu)楦唠娖健?39。 當日期從 30到 1跳轉(zhuǎn)時，c3 自動跳變?yōu)?1，此時 c3為月份的脈沖 第四章：時鐘芯片各模塊的設(shè)計及仿真 17 月模塊 代碼： u5: process(c3,q) begin if(c339。 end PROCESS。) then if q4=1,3,5,7,8,10,12 q=31 then q=1。 代碼解釋：分鐘模塊輸出的 c1 作為時鐘模塊的脈沖，當時鐘 c1 變化時運行此模塊進程，當 q2 計數(shù)到 11 的時候則 q2 賦值為 1 繼續(xù)計數(shù)從而構(gòu)成一個 12進制的計數(shù)器。 else q = q+1。 圖 45 分鐘模網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了分模塊網(wǎng)表電路。 end if。139。 end。139。設(shè)置一個閏年提醒進程以當前年份（ year）為敏感信號，當年份為閏年的時候閏年信號 run輸出為高電平，平年的時候為低電平。設(shè)置一個校對時間的信號 jiaodui,當 jiaodui 為高電平的 時候允許時間校對，當 jiaodui 為低電平的時候繼續(xù)計數(shù)。自上至下的設(shè)計方式對一個復(fù)雜的系統(tǒng)進行不斷地分解，使其變成成若干功能模塊 , 最后對其做出設(shè)計描述 , 并使完成的各個功能模塊和的邏輯綜合與優(yōu)化在 modelsim 軟件平臺上自動完成。 基于 Modelsim 對多功能時鐘芯片的 設(shè)計方案 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真器。三是假設(shè)所要觀察的信號非常的多，由于是實時全信號顯示，那么仿真時間如果太長，仿真的速度就會明顯的下降，屏幕刷新的速度也將越來越慢。首先這從邏輯功能上就非常難做到，其次是如果在一個激勵中各種情況都包括了，那么其仿真過程的速度會因為電腦內(nèi)存的消耗而成線性下滑，使得效率十分低。只是進行功能仿真，那通過也是沒有意義的，例如在時序分析的時候檢查到時序不滿足而需要對代碼進行修改的時，那功能就一定要重新進行。 它所提供的 仿真環(huán)境相當不錯，在行業(yè)中是 單內(nèi)核 支持 Verilog 和 VHDL 混合仿真 仿真器 的唯一。設(shè)計內(nèi)部互連線的寄生參數(shù)則是通過連線負載來估算的，從而對連線產(chǎn)生的時間延遲做估計，從而讓綜合的結(jié)果盡可能的接近實際值。不過，矛盾的存在總有其兩面性， read 命令的缺陷在于對 VHDL 的構(gòu)造體選擇功能和參數(shù)修改上不能提供支持。但 TCL 命令行模式對于新手來說則需要再不斷的設(shè)計過程中摸索 ，才能逐漸熟悉而達到靈活運用操作。 4 用 DC工具對設(shè)計進行綜合優(yōu)化，得到 SDF 門級網(wǎng)表文件。 [關(guān)鍵字 ] 硬件描述語言 VHDL、 Synopsys、 Modelsim、低功耗、版圖繪制 基于 Synopsys的多功能時鐘芯片的設(shè)計 II The design of the multifunction clock chip based on Synopsys Abstract： This design in order to reduce the cost of electronic clock, reduce the area and volume electronic clock, integrated more personalized features, then based on the hardware description language VHDL or Verilog HDL based on EDA design method, to design a new type of electronic clock. Based on the function of the system in the design of reasonable divided into layers, for hierarchical design and simulation, to simplify the plex number system logic as a basic model to reduce the difficulty of implementation. With design method of hierarchical, topdown design, the different function modules together, finally the process using Modelsim simulation software and the design of the integrated software synopsys platform to pile the simulation, the resulting table the electric work, through the work table circuit map electronic clock chip layout. Implements contains basic split second, when (date) (month) (year), reminders, leap year lunar calendar display, traditional festivals remind, alarm leap month remind and other multifunction electronic clock. The process involves the plete process of EDA design, can be easily by changing the add or delete, applied to various kinds of related systems. Key words: VHDL hardware description language, Synopsys, Modelsim, low power consumption, map drawing 目錄 III 目錄 引言 ............................................................................................................................................. 1 第一章 : Synopsys簡介 ................................................................................................................ 2 Synopsys的簡單工作原理 ............................................................................................... 2 Synopsys的應(yīng)用 ............................................................................................................. 2 第二章： Design Compiler 和 Modelsim 簡介 .................................................................................. 3 Design Compiler介紹 .................................................................................................. 3 Modelsim 介紹 ............................................................................................................... 4 第三章 時鐘芯片設(shè)計方案 ............................................................................................................ 7 多功能時鐘的設(shè)計指標 ................................................................................................... 7 基于 Modelsim對多功能時鐘芯片的設(shè)計方案 .................................................................. 7 第四章 時鐘芯片各模塊的設(shè)計及仿真 .................................................. 9 設(shè)計原理 ...................................................................................