【正文】 邏輯門陣列（ FPGA）技術(shù)的應(yīng)用研究 [D].西北工業(yè)大學(xué) .2020附錄 32 附錄 秒鐘模塊 : library ieee。 jiaodui:in std_logic。 architecture a of second is signal q: integer:=50。) then if q=59 then q=0 。c0=39。 end PROCESS。 use ieee. 。 c1:out std_logic。 begin process(c0,q) begin if(c039。 c1=39。039。 q1=q。 use 。 c2:out std_logic。 signal c22: integer:=0。) then if q=12 then q=1 。 else q = q+1。 end if。 日模塊： library ieee。 jiaodui:in std_logic。 architecture a of day is signal q: integer:=24。) then if q=30 then q=1 。c3=39。 end PROCESS。 use ieee. 。 c4:out std_logic。 begin process(c3,q) begin if(c339。 c4=39。039。 q4=q。 use 。 q3:out integer)。event and clk=39。 end PROCESS。 use 。 yue:in integer range 1 to 13 。 run2:out std_logic。 signal rom:nong:=( (01010111101001010000000),(01101111101001000000100),(01011101010010100001000),(00110110。 end nong1。 yuen:out integer range 1 to 12。 entity nong1 is port(run:in std_logic。 end。) then q = q+1。 architecture a of year is signal q: integer:=2020。 jiaodui:in std_logic。 年模塊： library ieee。 end if。 else q = q+1。139。 end 。 entity month is port(c3: in std_logic。 end。 end if。139。event and c2=39。 q3:out integer)。 use 。 q2=q。039。 If(c22%2=0) then c2=39。event and c1=39。 end 。 c22:in std_logic。 時(shí)鐘模塊： library ieee。 end if。 else q = q+1。139。 end 。 entity minute is port(c0: in std_logic。 end。 end if。139。event and clk=39。 c0:out std_logic)。 use 。老師給予我的鼓勵(lì)是巨大的，正因?yàn)槿绱?，我才能一路走到現(xiàn)在，堅(jiān)持到現(xiàn)在。 致謝語 30 致謝語 很快！就要為自己四年的大學(xué)生涯畫上一個(gè)句號(hào)了。 運(yùn)用 VHDL 語言來實(shí)現(xiàn)電子時(shí)鐘，僅僅是多種設(shè)計(jì)途徑的一種。除此之外，鬧鐘鬧鈴功能的添加更是進(jìn)一步的提高了上班族，賴床分子的起床效率，減少了上班工作上課等許多日常問題，大大方便了生活。在繪制過程中按照設(shè)計(jì)規(guī)則進(jìn)行版圖設(shè)計(jì)，要注意使版圖面積控制在 150um*150um 面積內(nèi)，最后版圖的面積為 145um*142um。 多功能時(shí)鐘 芯片版圖 通過總網(wǎng)表電路繪制電子鐘芯片版圖，芯片面積為 145um*142um。 鬧鈴時(shí)間設(shè)置為 8點(diǎn) 10分，只有 timing開啟了鬧鈴才會(huì)響 第五章：電路網(wǎng)表和版圖 26 第五章 電路網(wǎng)表和版圖 總電路仿真圖 圖 51 總電路仿真圖 總電路網(wǎng)表 經(jīng)過時(shí)序約束后生成的網(wǎng)表電路 第五章：電路網(wǎng)表和版圖 27 圖 52 總電路網(wǎng)表 低功耗設(shè)計(jì)的方法有四種。 當(dāng) jiaodui 為高電平時(shí)，自動(dòng)校對(duì)時(shí)間 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 25 end if。 elsif ( timing =39。139。 end process。 q3=day2 。139。 時(shí)間校對(duì)功能 代碼： u: process(clk) begin if(clk39。 end if。 日程提醒 代碼： u10:process(q2,q1) begin if (q2=5 and q1=20) then richeng=39。 end if。 節(jié)假日提醒 代碼： u9:process(q2,q1) 當(dāng)年份為閏年時(shí)，run 都顯示為高電平 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 22 begin if (q2=1 and q1=1)or(q2=3 and q1=8)or(q2=5 and q1=1)or(q2=10 and q1=1) then jieri=39。 q3=q。039。) then q = q+1。 圖 414 陰陽歷顯示的仿真圖 從圖中可以看出，當(dāng)陽歷為 2020 年 1 月 21 日時(shí)陰歷顯示為 2020 年 12 月 28日，陽歷顯示為 2020 年 6月 21日時(shí)陰歷顯示為 2020 年 5月 3日，查找日歷發(fā)現(xiàn)此時(shí)的陰陽歷顯示均正確。 nian2=nian1。 day2=(byjj1)rem 30。由圖片可以看出，這是一個(gè)初值為 2020 的年模塊，當(dāng)從月模塊那邊傳來的時(shí)鐘 c4到來時(shí)，年模塊自動(dòng)加 1。 end process。139。 圖 410(a) 月模塊仿真圖 圖 410(b) 月模塊仿真圖 由波形可見這是一個(gè) 112的 12進(jìn)制計(jì)數(shù)器。 end。 end if。139。event and c3=39。由圖片可以看出，這是一個(gè)初值為 25 的日模塊，當(dāng)時(shí)間為 30d 并且上升沿到來時(shí)自動(dòng)跳轉(zhuǎn)為 1，并且計(jì)數(shù)月的時(shí)鐘 c3跳變?yōu)楦唠娖健? q3=q。039。c3=39。 日模塊 代碼： u4: process(c2,q) begin if(c239。而每當(dāng)q0為 11，期間 c2（計(jì)數(shù)日的時(shí)鐘）為高電平，否則為低電平。 end PROCESS。c2=39。 c22=c22+1。 時(shí)鐘模塊 代碼： u3: begin process(c1,q) begin if(c139。而每當(dāng)q0為 59，期間 c1（計(jì)數(shù)時(shí)的時(shí)鐘）為高電平，否則為低電平。 end PROCESS。c1=39。) then if q=59 then q=1 。 圖 43 秒鐘模塊網(wǎng)表電路 當(dāng)時(shí)間從 59s到 0s跳轉(zhuǎn)時(shí)， c0自動(dòng)跳變?yōu)?1，此時(shí) c0 為分鐘脈沖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 12 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了秒模塊網(wǎng)表電路。 代碼解釋：當(dāng)時(shí)鐘 clk變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng) q0計(jì)數(shù)到 59的時(shí)候則 q0 賦值為 1 繼續(xù)計(jì)數(shù)從而構(gòu)成一個(gè) 60進(jìn)制的計(jì)數(shù)器。 end if。 else q = q+1。139。設(shè)置一個(gè)節(jié)日提醒進(jìn)程以當(dāng)前月份（ month）和當(dāng)前日（ day）為敏感信號(hào)，時(shí)刻把當(dāng)前的月日與事先設(shè)置好的節(jié)日做比較，當(dāng)滿足相等的時(shí)候 jieri 信號(hào)輸出高電平。判斷是否符合預(yù)置校對(duì)時(shí)間信號(hào) jiaodui 為高電平。設(shè)置一個(gè)預(yù)置鬧鈴信號(hào) timing， timing 為高電平的時(shí)候設(shè)置的時(shí)鐘鬧鈴有效，當(dāng)鬧鈴時(shí)間到則鬧鈴信號(hào) naoling 輸出高電平，直到 timing 為低電平的時(shí)候 naoling 恢復(fù)低電平（即鬧鐘響后，要按下開關(guān)鬧鐘才會(huì)停止）。 設(shè)計(jì)出現(xiàn)誤差時(shí) ,可第三章：時(shí)鐘芯片設(shè)計(jì)方案 8 以用校時(shí)電路即 set 端口進(jìn)行校正。數(shù)字電子鐘是由計(jì)數(shù)器、比較器、計(jì)數(shù)器、校時(shí)電路和 存儲(chǔ)器 組成。 而基于 Modelsim 和 Design Compiler 的數(shù)字電子鐘 ，其都是 在軟件 上 操作的， 所以成本 很低， 且數(shù)字系統(tǒng)的設(shè)計(jì)采用自頂向下、由粗到細(xì) , 逐步分解的設(shè)計(jì)方法。它提供 的調(diào)試環(huán)境是相當(dāng)不錯(cuò)的 ， 是單內(nèi)核 仿真器中 支持 Verilog 和 VHDL 混合仿真的 唯一。一個(gè)大型項(xiàng)目中對(duì)于 Debussy 的引進(jìn)，至少提高了 3倍的調(diào)試效率。當(dāng)然，這些缺點(diǎn)不僅 Modelsim 軟件有，其他優(yōu)秀的仿真工具也會(huì)存在這樣的問題，從而可以知道這是歷史以來就存在的問題，所以現(xiàn)今有人則提出，“先轉(zhuǎn)儲(chǔ)而后觀察調(diào)試”方法，這需要處于 Verilog 語言環(huán)境下，而用 dump XXX 作為開頭的系統(tǒng)函 數(shù)就是我們用于做波形轉(zhuǎn)儲(chǔ)的。由仿真波形圖我們可以看出代碼哪里出錯(cuò)，但是Modelsim 中的波形窗口在大的仿真中有諸多缺陷。因?yàn)檎碚f一個(gè)激勵(lì)只能驗(yàn)證電路的某個(gè)功能 ，所以整個(gè)電路的功能驗(yàn)證是由許多的激勵(lì)共同來完成的。代碼覆蓋率 作為保證高質(zhì)量代碼的必要條件，其意義可想而知，但它卻不是充分條件。除此之外，代碼排錯(cuò)也是一個(gè)功能，而功能仿真也是代碼排錯(cuò)的非常重要的方式之一 [2]。時(shí)序仿真，就是我們所說的后仿真，體現(xiàn)在電路對(duì)特定的工藝環(huán)境的映射下，在對(duì)電路的路徑延遲和門延遲做出了考慮并且對(duì)電路行為的影響后，從而對(duì)電路的行為是否能在一定條件下來滿足設(shè)計(jì)構(gòu)想的比較過程。 Modelsim 擁有單一內(nèi)核支持多種語言的能力， VHDL、 Verilog、 System Verilog、 System C 等，而且支持這些語言的混合仿真。這里我們可以采用平面圖編輯器和約束圖編輯器的圖形化界面對(duì)時(shí)序和管教約束 [2]。而 DC 中關(guān)于連線負(fù)載的設(shè)定上包括了兩個(gè)方面：第二章： Design Compiler和 Modelsim簡介 4 連線負(fù)載模式和連線負(fù)載的大小。這樣的做法在于，要進(jìn)行實(shí)例唯一化，是因?yàn)槎喾N電路形式來實(shí)現(xiàn)相同模塊的不同實(shí)例可以在 DC綜合的過程中使用，這就使得在 uniquify 命令能夠完成實(shí)例唯一化的前提下，所看到 DC 中工作的這些實(shí)例是一些不相同的設(shè)計(jì)。 在進(jìn)行下一步的工作之前，需要將 連接中定義的模塊建立與設(shè)計(jì)中調(diào)用的子模塊建立起對(duì)應(yīng)的關(guān)系，這種過程稱為鏈接。設(shè)計(jì)的讀入有兩種方法： analyze 加 elaborate 和 read。 Tcl 模式下的工具在啟動(dòng)之前，我們需要做好四項(xiàng)準(zhǔn)備工作：工具的啟動(dòng)文件、設(shè)計(jì)的 HDL源文件、設(shè)計(jì)的約束條件、采用的工藝庫文件。 synopsys 公司的綜合工具 Design Compiler 是現(xiàn)下比較流行的目前綜合工具，在實(shí)踐和設(shè)計(jì)的過程中，我們將使用這一工具。 第二章： Design Compiler和 Modelsim簡介 3 第二章： Design Compiler 和 Modelsim 簡介 Design Compiler 介紹 Design Compiler 能夠?qū)r(shí)序電路或者層次