【正文】 1 。 代碼解釋：日模塊輸出的 c3 作為月模塊的脈沖，當時鐘 c3變化時運行此模塊進程，當q4計數(shù)到 30的時候則 q4 賦值為 1繼續(xù)計數(shù)從而構(gòu)成一個 30 進制的計數(shù)器。 else q = q+1。 第四章：時鐘芯片各模塊的設(shè)計及仿真 16 圖 48(a) 日 模塊仿真圖 圖 48(b) 日 模塊仿真圖 由波形可見這是一個 130的 30進制計數(shù)器。 end if。event and c2 =39。 q2=q。 If(c22%2=0) then c2=39。由圖片可以看出，這是一個初值為 47m 的分模塊，當時間為 59m并且上升沿到來時自動跳轉(zhuǎn)為 0，并且計數(shù)時的時鐘 c1 跳變?yōu)楦唠娖健?39。 分鐘模塊 代碼： u2: process(c0,q) begin if(c039。 end PROCESS。) then if q=59 then q=0 。若符合則分別在年月日時（ year2， month2， day2， hour2， minute2， second2）模塊加進預(yù)置的校對年月日時。 圖 31 整體設(shè)計思路 熟悉 Modelsim 和 Design Compiler 軟件 分析整體功能及要求 分析設(shè)計各部分模塊 編輯各個程序模塊 仿真出波形圖輸出網(wǎng)表電路 綜合各模塊完成整體程序 根據(jù)最終網(wǎng)表電路繪制電子鐘 芯片版圖 第四章：時鐘芯片各模塊的設(shè)計及仿真 9 第四章 時鐘芯片 各模塊 的 設(shè)計及仿真 設(shè)計原理 本次電子鐘的設(shè)計是實現(xiàn)顯示陰陽歷年月日時分秒的功能，支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能，且能隨時進行時間校對和支持鬧鈴功能，支持背景圖案顯示。設(shè)計如果出現(xiàn)誤差時 ,可以用校時電路即 set 端口進行校正。 圖 22基于 Modelsim的設(shè)計流程圖 綜合分析 布局布線 時序仿真 編程和配置 生成變成文件 建立對應(yīng)器件鏈接文件 轉(zhuǎn)換變成文件 設(shè)計輸入 第三章：時鐘芯片設(shè)計方案 7 第三章 時鐘芯片 設(shè)計方案 多功能時鐘的設(shè)計指標 技術(shù)指標： A、具有數(shù)字電子鐘的基本功能：擁有年月日時分秒顯示，并且月日的顯示要有陰陽歷兩種顯示，時為 12 小時制顯示； B、支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能； C、支持時間校對功能； D、支持鬧鈴功能，且鬧鈴音樂 1632Kbs 播放。一是顯示出來的都是仿真前設(shè)置好的波形信號，如果 要查看其它的就添加需要的信號并且重新開始仿真。但是，即使分支覆蓋以及代碼行的覆蓋都能夠超過 95％甚至 100%，代碼的驗證也不能說是達到了 100％，除了所有的分支覆蓋都可以進行組合遍歷。 功能仿真，即在 RTL 層進行的仿真，它的特點不是考慮所構(gòu)成電路的邏輯和門的時間延遲，而是對電路在設(shè)計構(gòu)想和理想環(huán)境下是否一致的考慮。最后就是設(shè)計的綜合與結(jié)果報告。設(shè)計環(huán)境包括電源電壓參數(shù)、電路工作時的溫度，還有線上負載、輸入驅(qū)動、輸出負載等情況。 analyze 命令主要是為了對 RTL 代碼進行分析和翻譯，同時將過程的中間結(jié)果量存入到預(yù)先指定的庫位置中，而下一步工藝映射的準備則少不了以 Elaborate 命令來設(shè)計并且建立好一個結(jié)構(gòu)級的且與工藝無關(guān)的描述。 Design piler 的工作模式分為兩種，分別是 tcl 模式以及圖形模式。 Synopsys 的應(yīng)用 基于 Synopsys 的芯片設(shè)計流程可以分為前端流程和后端流程，前端流程主要是系統(tǒng)設(shè)計、邏輯綜合并向 foundry 提交網(wǎng)表，后端流程主要是進行版圖設(shè)計。實現(xiàn)了包含基本時分秒、年月日、日程提醒、農(nóng)歷顯示、傳統(tǒng)節(jié)假日提醒、鬧鈴閏年閏月提醒等多功能的電子鐘。整個過程 涉及了 EDA 設(shè)計的完整流程，可以很方便地通過修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中?；?Synopsys的前端設(shè)計流程主要分為以下幾個步驟： 1 編寫 RTL HDL 程序代碼； 2 用 LEDA 工具對程序進行語法驗證； 3 用 VCS— MX TestBench 工具進行功能仿真 。如果設(shè)計中多直觀性有更多的需求，那圖形界面 design vision 將是我們的選擇。 Read命令下，則可將 elaborate 和 analyze 的工作完成，與此同時，我們還能用 read 命令對 EDIF 進行格式設(shè)計、對 db 進行讀取。一般的工藝庫，工作環(huán)境的影響因素或者影響的參數(shù)主要有電源電壓、溫度、工藝偏差、互連模型，采用 report_lib 命令可以列出工藝庫中的各項參數(shù)。 圖 21基于 Design Compiler的設(shè)計流程圖 Modelsim 介紹 ModelSim 是 Mentor 公司在 IC 界 仿真軟件 中最為讓人接受的 HDL 語言 仿真軟件 ，是RTL 結(jié)構(gòu)設(shè)計 設(shè)置工具參數(shù) 選定工藝庫文件 讀入設(shè)計 設(shè)置工作環(huán)境 更改 設(shè)計層次 深度優(yōu)化 設(shè)置約束 初步綜合 時序分析 滿足約束？ 輸出網(wǎng)表和報告 時序分析 滿足約束？ 輸出網(wǎng)表和報告 N Y Y N Y N 滿足約束？ 第二章： Design Compiler和 Modelsim簡介 5 現(xiàn)今業(yè)界最流行的 FPGA 仿真器之一。 成功的設(shè)計出一個正常的電路使我們進行功能仿真的最終目的，它不是一個單一的過程，而是在綜合、時序仿真等過 程之后所形成了一個反饋工作的過程，只有這個過程收斂，其它環(huán)節(jié)的進行才是有價值的。在大的設(shè)計中，倘若想以一個激勵就將一個模塊或設(shè)計做出完整驗證是不符合實際的。二是波形的圖形顯示是簡單的，它和所用到代碼沒有特別直接的相關(guān)性，不能依據(jù)波形來直接對代碼做出調(diào)試。 E、支持背景圖案顯示； F、芯片版圖成正方形，且控制版圖面積為 150um*150um 以內(nèi)。系統(tǒng)的整體要求是要有最頂層電路 , 而具體的邏輯電路的實現(xiàn)要具有最下層?？梢栽O(shè)置一個基本的輸入時鐘 clk 作為激勵來觸發(fā)小時進行計數(shù)，再設(shè)置內(nèi)部時鐘，來觸發(fā)日、月、年的計數(shù)。再獨立設(shè)置一個鬧鐘進程，當鬧鐘允許信號 timing 有效時，比較當前的時間（ year， month， day， hour， minute， second）是否與鬧鈴時間（ year1， month1，day1， hour1， minute1， second1）相等，若相等則 rco 信號輸出高電平直到允許信 號timing 關(guān)閉。 c0=39。 q0=q。event and c0=39。 end if。 圖 44(a) 分鐘模塊仿真圖 第四章：時鐘芯片各模塊的設(shè)計及仿真 13 圖 44(b)分鐘模塊仿真圖 由波形可見這是一個 059的 60進制計數(shù)器。139。 end。139。 end if。 圖 49 日模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了日模塊網(wǎng)表電路。c4=39。而每當 q4為 30，期間 c3（計數(shù)月的時鐘）為高電平，否則為低電平。 end if。 圖 413 年模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了年模塊網(wǎng)表電路。 end process。139。 代碼解釋：當敏感信號 (q3)變化時運行此模塊進程， q+1為當前的年份，所以當 ( ((q+1) rem 100)/=0 or ((q+1) rem 400)=0 ) and (q+1) rem 4 =0（即閏年判斷公式）成立時，則閏年提醒信號 run 輸出為高電平，否則為低電平。 代碼解釋： 當日期為元旦節(jié)（ 1 月 1 日）、婦女節(jié)（ 3月 8日）、勞動節(jié)（ 5 月 1 日）、國慶節(jié)（ 10 月 1 日）時，則節(jié)日假期信號提醒為高電平。 代碼解釋： 當日期為 5 月 20 日時，則日程信號提醒為高電平。q1=minute2。 圖 418(a) 時間校對仿真圖 圖 418(b) 時間校對仿真圖 由圖可知，電子鐘隨著脈沖周期的變化正在有條不絮的計時著，時間為 2020 年 5月 4日 8 時 8 分 14 秒，當校對信號 jiaodui 為高電平時，系統(tǒng)自動校對時間為 2020 年 1 月1日 1時 1分 1 秒開始重新計時。 ) then naoling=39。對綜合網(wǎng)表面積和性能的權(quán)衡 , 我們可以使用流水化、分布式和并行分布式計算等方法 , 通過時間或面積換取低功耗。因為 cadence 軟件內(nèi)自帶DRACULA 工具，所以可以不用自己編寫代碼，經(jīng)過 DRC 檢查后，對于有違反設(shè)計規(guī)則的部分再進行修改最終順利通過，確保版圖沒有違反設(shè)計規(guī)則。所以對多功能電子時鐘有多種實現(xiàn)方案，能夠?qū)崿F(xiàn)的功能也很多，例如時間日歷顯示和校對、鬧鈴、背景圖案顯示等功能。 最后，誠摯而衷心的感謝于百忙中對本文提出寶貴意見并做出評審的各位老師！ 參考文獻 31 參考文 獻 [1]王鈿 .卓興旺 .基于 Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計 [M].國防工業(yè)出版社 .2020:1121 [2]陳學(xué)英 .李穎 . FPGA應(yīng)用實驗教程 [M].國防工業(yè)出版社 . 2020. [3]何賓 .EDA原理及 Verilog實現(xiàn) [M].清華大學(xué)出版社 .2020. [4]黃智偉 .王彥 .FPPGA系統(tǒng)設(shè)計與實踐 [M].電子工業(yè)出版社 .2020. [5]馮育長 .單片機系統(tǒng)設(shè)計與實例分析 [M].西安電子科技大學(xué)出版社 .2020. [6]何力民 .單片機應(yīng)用技術(shù)選編 [M].北京航空航天大學(xué)出版社 .1997. [7]陶佰睿 .數(shù)字集成電路與 EDA設(shè)計基礎(chǔ)教程 [M].哈爾濱工程大學(xué)出版社 .2020. [8]于斌 .米秀杰 ModelSim電子系統(tǒng)分析與仿真 [M].電子工業(yè)出版社 .2020. [9]葛亞明 .彭永豐 .薛冰等 .零基礎(chǔ)學(xué) FPGA[M].機械工業(yè)出版社 .2020. [10]趙文來 .楊俊秀 .嚴國紅 .陳秋妹 .基于 FPGA的電子鐘設(shè)計與實現(xiàn) [J].浙江理工大學(xué)學(xué)報 .2020,27(4):591593. [11]盧超 .基于單片機的數(shù)學(xué)電子鐘的設(shè)計與制作 [J].大慶師范學(xué)院院報 .2020,26(5):4849. [12]白冰洋 .現(xiàn)場可編程邏輯門陣列（ FPGA）技術(shù)的應(yīng)用研究 [D].西北工業(yè)大學(xué) .2020附錄 32 附錄 秒鐘模塊 : library ieee。 architecture a of second is signal q: integer:=50。c0=39。 use ieee. 。 begin process(c0,q) begin if(c039。039。 use 。 signal c22: