【正文】 模式以及圖形模式。要按照既定的電路測量特征來實(shí)現(xiàn)目標(biāo)，就要將 Design Compiler 綜合至一個電路中，同時將其放入目標(biāo)庫中，如此生成的原理圖或者網(wǎng)表才是適用于我們計算機(jī)輔助攻擊工程 (CAE)工具的。 Synopsys 的應(yīng)用 基于 Synopsys 的芯片設(shè)計流程可以分為前端流程和后端流程，前端流程主要是系統(tǒng)設(shè)計、邏輯綜合并向 foundry 提交網(wǎng)表，后端流程主要是進(jìn)行版圖設(shè)計。 在國內(nèi)，電子鐘行業(yè)已經(jīng)相對比較成熟，本次設(shè)計為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個性化功能， 要求基于硬件描述語言 VHDL或 Verilog HDL為基礎(chǔ)的 EDA設(shè)計方法，設(shè)計新型的電子鐘。實(shí)現(xiàn)了包含基本時分秒、年月日、日程提醒、農(nóng)歷顯示、傳統(tǒng)節(jié)假日提醒、鬧鈴閏年閏月提醒等多功能的電子鐘?；?Synopsys的多功能時鐘芯片的設(shè)計 I 基于 Synopsys 的多功能時鐘芯片的設(shè)計 [摘要 ] 本次設(shè)計 為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個性化功能，便在 基于硬件描述語言 VHDL 或 Verilog HDL 為基礎(chǔ)的 EDA 設(shè)計方法上，來設(shè)計新型的電子鐘。整個過程 涉及了 EDA 設(shè)計的完整流程，可以很方便地通過修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。本設(shè)計涉及了 EDA 設(shè)計的 完整流程，可以很方便地通過修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。基于 Synopsys的前端設(shè)計流程主要分為以下幾個步驟： 1 編寫 RTL HDL 程序代碼； 2 用 LEDA 工具對程序進(jìn)行語法驗(yàn)證； 3 用 VCS— MX TestBench 工具進(jìn)行功能仿真 。總體上來說， design piler 作為一種綜合性的工具，在VHDL 或 verilog 產(chǎn)生相對的 RTL 級文件后，對設(shè)計設(shè)置約束條件， 如時序、面積等，產(chǎn)生出對應(yīng)的設(shè)計網(wǎng)表，供應(yīng)于后端布局布線的使用。如果設(shè)計中多直觀性有更多的需求，那圖形界面 design vision 將是我們的選擇。 使用 Design piler 首先要啟動文件，啟動文件用來指定綜合工具所需要的一些初始化信息。 Read命令下，則可將 elaborate 和 analyze 的工作完成，與此同時，我們還能用 read 命令對 EDIF 進(jìn)行格式設(shè)計、對 db 進(jìn)行讀取。而實(shí)例唯一化的引出即是當(dāng)設(shè)計過程中的某個子模塊被多次調(diào)用而來的。一般的工藝庫，工作環(huán)境的影響因素或者影響的參數(shù)主要有電源電壓、溫度、工藝偏差、互連模型，采用 report_lib 命令可以列出工藝庫中的各項參數(shù)。設(shè)計約束明確了設(shè)計的目標(biāo)，設(shè)計目標(biāo)主要包含了面積目標(biāo)和時延目標(biāo)兩個部分，對應(yīng)的，則是設(shè)計約束的組成也是靠面積約束和時延約束兩個部分。 圖 21基于 Design Compiler的設(shè)計流程圖 Modelsim 介紹 ModelSim 是 Mentor 公司在 IC 界 仿真軟件 中最為讓人接受的 HDL 語言 仿真軟件 ，是RTL 結(jié)構(gòu)設(shè)計 設(shè)置工具參數(shù) 選定工藝庫文件 讀入設(shè)計 設(shè)置工作環(huán)境 更改 設(shè)計層次 深度優(yōu)化 設(shè)置約束 初步綜合 時序分析 滿足約束？ 輸出網(wǎng)表和報告 時序分析 滿足約束？ 輸出網(wǎng)表和報告 N Y Y N Y N 滿足約束？ 第二章： Design Compiler和 Modelsim簡介 5 現(xiàn)今業(yè)界最流行的 FPGA 仿真器之一。 出發(fā)點(diǎn)則是為了在軟件的環(huán)境下 ，對電路的行為是否和設(shè)想的一致做驗(yàn)證。 成功的設(shè)計出一個正常的電路使我們進(jìn)行功能仿真的最終目的，它不是一個單一的過程，而是在綜合、時序仿真等過 程之后所形成了一個反饋工作的過程，只有這個過程收斂，其它環(huán)節(jié)的進(jìn)行才是有價值的。用于驗(yàn)證激勵的完整性，是代碼質(zhì)量檢測一個重要的手段。在大的設(shè)計中，倘若想以一個激勵就將一個模塊或設(shè)計做出完整驗(yàn)證是不符合實(shí)際的。 Modelsim 的 Code coverage 除了能對各個激勵對代碼的“行覆蓋”和“分支覆蓋”進(jìn)行記錄，還能對每一激勵的覆蓋記錄做出合并，使覆蓋率處于一個全面監(jiān)測下的狀態(tài)。二是波形的圖形顯示是簡單的，它和所用到代碼沒有特別直接的相關(guān)性，不能依據(jù)波形來直接對代碼做出調(diào)試。不過這個不足以為其因?yàn)檫@種觀察功能是很多的 EDA 工具都有的。 E、支持背景圖案顯示； F、芯片版圖成正方形，且控制版圖面積為 150um*150um 以內(nèi)。計算機(jī)的數(shù)據(jù)傳輸以及網(wǎng)絡(luò)通訊，廣泛使用的各種智能 IC 卡，工業(yè)自動化過程中對實(shí)時控制盒數(shù)據(jù)的處理，民用高級轎車?yán)锏陌踩到y(tǒng)保障，全自動洗衣機(jī)的控制、攝影機(jī)，甚至在程控玩具、寵物機(jī)等等，都離不開 VHDL。系統(tǒng)的整體要求是要有最頂層電路 , 而具體的邏輯電路的實(shí)現(xiàn)要具有最下層。月計數(shù)器滿 12后向年計數(shù)器進(jìn)位 ,日計數(shù)器滿 30 后向月計數(shù)器進(jìn)位 ,小時計數(shù)器滿 12 向日計數(shù)器進(jìn)位。可以設(shè)置一個基本的輸入時鐘 clk 作為激勵來觸發(fā)小時進(jìn)行計數(shù)，再設(shè)置內(nèi)部時鐘，來觸發(fā)日、月、年的計數(shù)。中國傳統(tǒng)節(jié)日的提醒信號 jieri,即當(dāng)為中國的傳統(tǒng)節(jié)日的時候 jieri會輸出高電平。再獨(dú)立設(shè)置一個鬧鐘進(jìn)程，當(dāng)鬧鐘允許信號 timing 有效時，比較當(dāng)前的時間（ year， month， day， hour， minute， second）是否與鬧鈴時間（ year1， month1，day1， hour1， minute1， second1）相等，若相等則 rco 信號輸出高電平直到允許信 號timing 關(guān)閉。 第四章：時鐘芯片各模塊的設(shè)計及仿真 10 圖 41 設(shè)計原理圖 基本顯示功能 秒鐘模塊 代碼： u1: process(clk,q) begin if(clk39。 c0=39。039。 q0=q。由圖片可以看出，這是一個初值為 51s 的秒模塊，當(dāng)時間為 59s 并且上升沿到來時自動跳轉(zhuǎn)為 0，并且計數(shù)分的時鐘 c0 跳變?yōu)楦唠娖?。event and c0=39。139。 end if。 end。 圖 44(a) 分鐘模塊仿真圖 第四章：時鐘芯片各模塊的設(shè)計及仿真 13 圖 44(b)分鐘模塊仿真圖 由波形可見這是一個 059的 60進(jìn)制計數(shù)器。139。139。 end if。 end。 圖 46(a) 時鐘模塊仿真圖 圖 46(b) 時鐘模塊仿真圖 由波形可見這是一個 112的 12進(jìn)制計數(shù)器。139。 else q = q + 1。 end if。 代碼解釋：時鐘模塊輸出的 c2作為 日模塊的脈沖，當(dāng)時鐘 c2 變化時運(yùn)行此模塊進(jìn)程，當(dāng) q3 計數(shù)到 30 的時候則 q3 賦值為 1 繼續(xù)計數(shù)從而構(gòu)成一個 30進(jìn)制的計數(shù)器。 圖 49 日模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了日模塊網(wǎng)表電路。) then if q=12 then q=1 。c4=39。 end PROCESS。而每當(dāng) q4為 30，期間 c3（計數(shù)月的時鐘）為高電平，否則為低電平。 年模塊 代碼 : u6: process(c4,q) begin if(c439。 end if。 end。 圖 413 年模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了年模塊網(wǎng)表電路。 else yue2=12(30byjj1)/30。 end process。event and clk=39。139。 end if。 代碼解釋：當(dāng)敏感信號 (q3)變化時運(yùn)行此模塊進(jìn)程， q+1為當(dāng)前的年份，所以當(dāng) ( ((q+1) rem 100)/=0 or ((q+1) rem 400)=0 ) and (q+1) rem 4 =0（即閏年判斷公式）成立時，則閏年提醒信號 run 輸出為高電平，否則為低電平。 else jieri=39。 代碼解釋： 當(dāng)日期為元旦節(jié)（ 1 月 1 日）、婦女節(jié)（ 3月 8日）、勞動節(jié)（ 5 月 1 日）、國慶節(jié)（ 10 月 1 日）時，則節(jié)日假期信號提醒為高電平。 當(dāng)為 3 月 8 日婦女節(jié)時，jieri顯示為高電平 第四章：時鐘芯片各模塊的設(shè)計及仿真 23 else richeng=39。 代碼解釋： 當(dāng)日期為 5 月 20 日時，則日程信號提醒為高電平。139。q1=minute2。q5=year2。 圖 418(a) 時間校對仿真圖 圖 418(b) 時間校對仿真圖 由圖可知，電子鐘隨著脈沖周期的變化正在有條不絮的計時著，時間為 2020 年 5月 4日 8 時 8 分 14 秒，當(dāng)校對信號 jiaodui 為高電平時，系統(tǒng)自動校對時間為 2020 年 1 月1日 1時 1分 1 秒開始重新計時。139。 ) then naoling=39。 代碼解釋：當(dāng)敏感信號 (timing,q2,q1)變化時運(yùn)行此模塊進(jìn)程，當(dāng)鬧鈴信號 timing 為高電平的時候打開鬧鈴功能，當(dāng)當(dāng)下時間（ year， month， day， hour， minute）走到預(yù)定的鬧鈴時間（ year1， month1， day1， hour1， minute1）則鬧鈴響應(yīng)信號 naoling 輸出為高電平直到把鬧鈴信號關(guān)掉之后 timing 回到低電平。對綜合網(wǎng)表面積和性能的權(quán)衡 , 我們可以使用流水化、分布式和并行分布式計算等方法 , 通過時間或面積換取低功耗。繪制版圖的過程中，必須要遵循一定的設(shè)計規(guī)則，主要包括圖層的一些基本要求，以及不同圖層之間的關(guān)系，例如金屬的最小寬度，金屬上放置接線孔時，必須有多少的覆蓋等問題。因?yàn)?cadence 軟件內(nèi)自帶DRACULA 工具，所以可以不用自己編寫代碼，經(jīng)過 DRC 檢查后，對于有違反設(shè)計規(guī)則的部分再進(jìn)行修改最終順利通過，確保版圖沒有違反設(shè)計規(guī)則。而面對電池電量不足或其他原因帶來的時間不準(zhǔn)確的問題，我們的時間校對功能彌補(bǔ)了在這些方面的不足，讓時間隨時校對核準(zhǔn)。所以對多功能電子時鐘有多種實(shí)現(xiàn)方案，能夠?qū)崿F(xiàn)的功能也很多，例如時間日歷顯示和校對、鬧鈴、背景圖案顯示等功能。不僅僅在面對面的交流，更于實(shí)際的操作過程中，遇到問題時于手機(jī)與老師進(jìn)行線上的交流。 最后，誠摯而衷心的感謝于百忙中對本文提出寶貴意見并做出評審的各位老師！ 參考文獻(xiàn) 31 參考文 獻(xiàn) [1]王鈿 .卓興旺 .基于 Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計 [M].國防工業(yè)出版社 .2020:1121 [2]陳學(xué)英 .李穎 . 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