【正文】 模式以及圖形模式。要按照既定的電路測(cè)量特征來(lái)實(shí)現(xiàn)目標(biāo)，就要將 Design Compiler 綜合至一個(gè)電路中，同時(shí)將其放入目標(biāo)庫(kù)中，如此生成的原理圖或者網(wǎng)表才是適用于我們計(jì)算機(jī)輔助攻擊工程 (CAE)工具的。 Synopsys 的應(yīng)用 基于 Synopsys 的芯片設(shè)計(jì)流程可以分為前端流程和后端流程，前端流程主要是系統(tǒng)設(shè)計(jì)、邏輯綜合并向 foundry 提交網(wǎng)表，后端流程主要是進(jìn)行版圖設(shè)計(jì)。 在國(guó)內(nèi)，電子鐘行業(yè)已經(jīng)相對(duì)比較成熟，本次設(shè)計(jì)為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個(gè)性化功能， 要求基于硬件描述語(yǔ)言 VHDL或 Verilog HDL為基礎(chǔ)的 EDA設(shè)計(jì)方法，設(shè)計(jì)新型的電子鐘。實(shí)現(xiàn)了包含基本時(shí)分秒、年月日、日程提醒、農(nóng)歷顯示、傳統(tǒng)節(jié)假日提醒、鬧鈴閏年閏月提醒等多功能的電子鐘?；?Synopsys的多功能時(shí)鐘芯片的設(shè)計(jì) I 基于 Synopsys 的多功能時(shí)鐘芯片的設(shè)計(jì) [摘要 ] 本次設(shè)計(jì) 為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個(gè)性化功能，便在 基于硬件描述語(yǔ)言 VHDL 或 Verilog HDL 為基礎(chǔ)的 EDA 設(shè)計(jì)方法上，來(lái)設(shè)計(jì)新型的電子鐘。整個(gè)過(guò)程 涉及了 EDA 設(shè)計(jì)的完整流程，可以很方便地通過(guò)修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。本設(shè)計(jì)涉及了 EDA 設(shè)計(jì)的 完整流程，可以很方便地通過(guò)修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。基于 Synopsys的前端設(shè)計(jì)流程主要分為以下幾個(gè)步驟： 1 編寫 RTL HDL 程序代碼； 2 用 LEDA 工具對(duì)程序進(jìn)行語(yǔ)法驗(yàn)證； 3 用 VCS— MX TestBench 工具進(jìn)行功能仿真 。總體上來(lái)說(shuō)， design piler 作為一種綜合性的工具，在VHDL 或 verilog 產(chǎn)生相對(duì)的 RTL 級(jí)文件后，對(duì)設(shè)計(jì)設(shè)置約束條件， 如時(shí)序、面積等，產(chǎn)生出對(duì)應(yīng)的設(shè)計(jì)網(wǎng)表，供應(yīng)于后端布局布線的使用。如果設(shè)計(jì)中多直觀性有更多的需求，那圖形界面 design vision 將是我們的選擇。 使用 Design piler 首先要啟動(dòng)文件，啟動(dòng)文件用來(lái)指定綜合工具所需要的一些初始化信息。 Read命令下，則可將 elaborate 和 analyze 的工作完成，與此同時(shí)，我們還能用 read 命令對(duì) EDIF 進(jìn)行格式設(shè)計(jì)、對(duì) db 進(jìn)行讀取。而實(shí)例唯一化的引出即是當(dāng)設(shè)計(jì)過(guò)程中的某個(gè)子模塊被多次調(diào)用而來(lái)的。一般的工藝庫(kù)，工作環(huán)境的影響因素或者影響的參數(shù)主要有電源電壓、溫度、工藝偏差、互連模型，采用 report_lib 命令可以列出工藝庫(kù)中的各項(xiàng)參數(shù)。設(shè)計(jì)約束明確了設(shè)計(jì)的目標(biāo)，設(shè)計(jì)目標(biāo)主要包含了面積目標(biāo)和時(shí)延目標(biāo)兩個(gè)部分，對(duì)應(yīng)的，則是設(shè)計(jì)約束的組成也是靠面積約束和時(shí)延約束兩個(gè)部分。 圖 21基于 Design Compiler的設(shè)計(jì)流程圖 Modelsim 介紹 ModelSim 是 Mentor 公司在 IC 界 仿真軟件 中最為讓人接受的 HDL 語(yǔ)言 仿真軟件 ，是RTL 結(jié)構(gòu)設(shè)計(jì) 設(shè)置工具參數(shù) 選定工藝庫(kù)文件 讀入設(shè)計(jì) 設(shè)置工作環(huán)境 更改 設(shè)計(jì)層次 深度優(yōu)化 設(shè)置約束 初步綜合 時(shí)序分析 滿足約束？ 輸出網(wǎng)表和報(bào)告 時(shí)序分析 滿足約束？ 輸出網(wǎng)表和報(bào)告 N Y Y N Y N 滿足約束？ 第二章： Design Compiler和 Modelsim簡(jiǎn)介 5 現(xiàn)今業(yè)界最流行的 FPGA 仿真器之一。 出發(fā)點(diǎn)則是為了在軟件的環(huán)境下 ，對(duì)電路的行為是否和設(shè)想的一致做驗(yàn)證。 成功的設(shè)計(jì)出一個(gè)正常的電路使我們進(jìn)行功能仿真的最終目的，它不是一個(gè)單一的過(guò)程，而是在綜合、時(shí)序仿真等過(guò) 程之后所形成了一個(gè)反饋工作的過(guò)程，只有這個(gè)過(guò)程收斂，其它環(huán)節(jié)的進(jìn)行才是有價(jià)值的。用于驗(yàn)證激勵(lì)的完整性，是代碼質(zhì)量檢測(cè)一個(gè)重要的手段。在大的設(shè)計(jì)中，倘若想以一個(gè)激勵(lì)就將一個(gè)模塊或設(shè)計(jì)做出完整驗(yàn)證是不符合實(shí)際的。 Modelsim 的 Code coverage 除了能對(duì)各個(gè)激勵(lì)對(duì)代碼的“行覆蓋”和“分支覆蓋”進(jìn)行記錄，還能對(duì)每一激勵(lì)的覆蓋記錄做出合并，使覆蓋率處于一個(gè)全面監(jiān)測(cè)下的狀態(tài)。二是波形的圖形顯示是簡(jiǎn)單的，它和所用到代碼沒(méi)有特別直接的相關(guān)性，不能依據(jù)波形來(lái)直接對(duì)代碼做出調(diào)試。不過(guò)這個(gè)不足以為其因?yàn)檫@種觀察功能是很多的 EDA 工具都有的。 E、支持背景圖案顯示； F、芯片版圖成正方形，且控制版圖面積為 150um*150um 以內(nèi)。計(jì)算機(jī)的數(shù)據(jù)傳輸以及網(wǎng)絡(luò)通訊，廣泛使用的各種智能 IC 卡，工業(yè)自動(dòng)化過(guò)程中對(duì)實(shí)時(shí)控制盒數(shù)據(jù)的處理，民用高級(jí)轎車?yán)锏陌踩到y(tǒng)保障，全自動(dòng)洗衣機(jī)的控制、攝影機(jī)，甚至在程控玩具、寵物機(jī)等等，都離不開 VHDL。系統(tǒng)的整體要求是要有最頂層電路 , 而具體的邏輯電路的實(shí)現(xiàn)要具有最下層。月計(jì)數(shù)器滿 12后向年計(jì)數(shù)器進(jìn)位 ,日計(jì)數(shù)器滿 30 后向月計(jì)數(shù)器進(jìn)位 ,小時(shí)計(jì)數(shù)器滿 12 向日計(jì)數(shù)器進(jìn)位?？梢栽O(shè)置一個(gè)基本的輸入時(shí)鐘 clk 作為激勵(lì)來(lái)觸發(fā)小時(shí)進(jìn)行計(jì)數(shù)，再設(shè)置內(nèi)部時(shí)鐘，來(lái)觸發(fā)日、月、年的計(jì)數(shù)。中國(guó)傳統(tǒng)節(jié)日的提醒信號(hào) jieri,即當(dāng)為中國(guó)的傳統(tǒng)節(jié)日的時(shí)候 jieri會(huì)輸出高電平。再獨(dú)立設(shè)置一個(gè)鬧鐘進(jìn)程，當(dāng)鬧鐘允許信號(hào) timing 有效時(shí)，比較當(dāng)前的時(shí)間（ year， month， day， hour， minute， second）是否與鬧鈴時(shí)間（ year1， month1，day1， hour1， minute1， second1）相等，若相等則 rco 信號(hào)輸出高電平直到允許信 號(hào)timing 關(guān)閉。 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 10 圖 41 設(shè)計(jì)原理圖 基本顯示功能 秒鐘模塊 代碼： u1: process(clk,q) begin if(clk39。 c0=39。039。 q0=q。由圖片可以看出，這是一個(gè)初值為 51s 的秒模塊，當(dāng)時(shí)間為 59s 并且上升沿到來(lái)時(shí)自動(dòng)跳轉(zhuǎn)為 0，并且計(jì)數(shù)分的時(shí)鐘 c0 跳變?yōu)楦唠娖?。event and c0=39。139。 end if。 end。 圖 44(a) 分鐘模塊仿真圖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 13 圖 44(b)分鐘模塊仿真圖 由波形可見這是一個(gè) 059的 60進(jìn)制計(jì)數(shù)器。139。139。 end if。 end。 圖 46(a) 時(shí)鐘模塊仿真圖 圖 46(b) 時(shí)鐘模塊仿真圖 由波形可見這是一個(gè) 112的 12進(jìn)制計(jì)數(shù)器。139。 else q = q + 1。 end if。 代碼解釋：時(shí)鐘模塊輸出的 c2作為 日模塊的脈沖，當(dāng)時(shí)鐘 c2 變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng) q3 計(jì)數(shù)到 30 的時(shí)候則 q3 賦值為 1 繼續(xù)計(jì)數(shù)從而構(gòu)成一個(gè) 30進(jìn)制的計(jì)數(shù)器。 圖 49 日模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語(yǔ)言描述的電路轉(zhuǎn)換為工藝庫(kù)器件從而生成了日模塊網(wǎng)表電路。) then if q=12 then q=1 。c4=39。 end PROCESS。而每當(dāng) q4為 30，期間 c3（計(jì)數(shù)月的時(shí)鐘）為高電平，否則為低電平。 年模塊 代碼 : u6: process(c4,q) begin if(c439。 end if。 end。 圖 413 年模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語(yǔ)言描述的電路轉(zhuǎn)換為工藝庫(kù)器件從而生成了年模塊網(wǎng)表電路。 else yue2=12(30byjj1)/30。 end process。event and clk=39。139。 end if。 代碼解釋：當(dāng)敏感信號(hào) (q3)變化時(shí)運(yùn)行此模塊進(jìn)程， q+1為當(dāng)前的年份，所以當(dāng) ( ((q+1) rem 100)/=0 or ((q+1) rem 400)=0 ) and (q+1) rem 4 =0（即閏年判斷公式）成立時(shí)，則閏年提醒信號(hào) run 輸出為高電平，否則為低電平。 else jieri=39。 代碼解釋： 當(dāng)日期為元旦節(jié)（ 1 月 1 日）、婦女節(jié)（ 3月 8日）、勞動(dòng)節(jié)（ 5 月 1 日）、國(guó)慶節(jié)（ 10 月 1 日）時(shí)，則節(jié)日假期信號(hào)提醒為高電平。 當(dāng)為 3 月 8 日婦女節(jié)時(shí)，jieri顯示為高電平 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 23 else richeng=39。 代碼解釋： 當(dāng)日期為 5 月 20 日時(shí)，則日程信號(hào)提醒為高電平。139。q1=minute2。q5=year2。 圖 418(a) 時(shí)間校對(duì)仿真圖 圖 418(b) 時(shí)間校對(duì)仿真圖 由圖可知，電子鐘隨著脈沖周期的變化正在有條不絮的計(jì)時(shí)著，時(shí)間為 2020 年 5月 4日 8 時(shí) 8 分 14 秒，當(dāng)校對(duì)信號(hào) jiaodui 為高電平時(shí)，系統(tǒng)自動(dòng)校對(duì)時(shí)間為 2020 年 1 月1日 1時(shí) 1分 1 秒開始重新計(jì)時(shí)。139。 ) then naoling=39。 代碼解釋：當(dāng)敏感信號(hào) (timing,q2,q1)變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng)鬧鈴信號(hào) timing 為高電平的時(shí)候打開鬧鈴功能，當(dāng)當(dāng)下時(shí)間（ year， month， day， hour， minute）走到預(yù)定的鬧鈴時(shí)間（ year1， month1， day1， hour1， minute1）則鬧鈴響應(yīng)信號(hào) naoling 輸出為高電平直到把鬧鈴信號(hào)關(guān)掉之后 timing 回到低電平。對(duì)綜合網(wǎng)表面積和性能的權(quán)衡 , 我們可以使用流水化、分布式和并行分布式計(jì)算等方法 , 通過(guò)時(shí)間或面積換取低功耗。繪制版圖的過(guò)程中，必須要遵循一定的設(shè)計(jì)規(guī)則，主要包括圖層的一些基本要求，以及不同圖層之間的關(guān)系，例如金屬的最小寬度，金屬上放置接線孔時(shí)，必須有多少的覆蓋等問(wèn)題。因?yàn)?cadence 軟件內(nèi)自帶DRACULA 工具，所以可以不用自己編寫代碼，經(jīng)過(guò) DRC 檢查后，對(duì)于有違反設(shè)計(jì)規(guī)則的部分再進(jìn)行修改最終順利通過(guò)，確保版圖沒(méi)有違反設(shè)計(jì)規(guī)則。而面對(duì)電池電量不足或其他原因帶來(lái)的時(shí)間不準(zhǔn)確的問(wèn)題，我們的時(shí)間校對(duì)功能彌補(bǔ)了在這些方面的不足，讓時(shí)間隨時(shí)校對(duì)核準(zhǔn)。所以對(duì)多功能電子時(shí)鐘有多種實(shí)現(xiàn)方案，能夠?qū)崿F(xiàn)的功能也很多，例如時(shí)間日歷顯示和校對(duì)、鬧鈴、背景圖案顯示等功能。不僅僅在面對(duì)面的交流，更于實(shí)際的操作過(guò)程中，遇到問(wèn)題時(shí)于手機(jī)與老師進(jìn)行線上的交流。 最后，誠(chéng)摯而衷心的感謝于百忙中對(duì)本文提出寶貴意見并做出評(píng)審的各位老師！ 參考文獻(xiàn) 31 參考文 獻(xiàn) [1]王鈿 .卓興旺 .基于 Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì) [M].國(guó)防工業(yè)出版社 .2020:1121 [2]陳學(xué)英 .李穎 . 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