【正文】 圖 31 整體設計思路 熟悉 Modelsim 和 Design Compiler 軟件 分析整體功能及要求 分析設計各部分模塊 編輯各個程序模塊 仿真出波形圖輸出網表電路 綜合各模塊完成整體程序 根據最終網表電路繪制電子鐘 芯片版圖 第四章：時鐘芯片各模塊的設計及仿真 9 第四章 時鐘芯片 各模塊 的 設計及仿真 設計原理 本次電子鐘的設計是實現顯示陰陽歷年月日時分秒的功能，支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能，且能隨時進行時間校對和支持鬧鈴功能，支持背景圖案顯示。) then if q=59 then q=0 。 分鐘模塊 代碼： u2: process(c0,q) begin if(c039。由圖片可以看出，這是一個初值為 47m 的分模塊，當時間為 59m并且上升沿到來時自動跳轉為 0，并且計數時的時鐘 c1 跳變?yōu)楦唠娖健? q2=q。 end if。 else q = q+1。) then If q2099 then q = q + 1 。 end if。 end。 end process。 代碼解釋：當時鐘 clk變化時運行此模塊進程，當時間校對信號 jiaodui 為高電平的時候允許進行時間校對，這時把定義好的時間（ year2， month2， day2， hour2， minute2，當為 5 月 20 日時，日程顯示為高電平 第四章：時鐘芯片各模塊的設計及仿真 24 second2）置入當下的時間（ year， month， day， hour， minute， second）。邏輯級和 RTL級的優(yōu)化技術、工藝級的優(yōu)化技術、系統(tǒng)級的優(yōu)化技術、版圖和晶體管級的優(yōu)化技術。隨著市場實時時鐘日歷芯片品類的不斷更新， IC 化的傳感器的多樣化，顯示方式也更加趨于人性。 end 。 分鐘模塊： library ieee。c1=39。 architecture a of hour is signal q: integer:=5。 end。 else q = q+1。 architecture a of month is signal q: integer:=4。 use ieee. 。 陰陽歷顯示 : library ieee。 architecture one of nong1 is type nong is array(0 to 199) of std_logic_vector(22 downto 0)。 end if。 end PROCESS。 jiaodui:in std_logic。139。 end if。 jiaodui:in std_logic。) then 附錄 33 if q=59 then q=0 。 end if。 entity second is port(clk: in std_logic。與此同時，還陸續(xù)增加了閏年閏月提醒，節(jié)假日提醒，日程提醒等許多實用的功能，讓我們的生活節(jié)奏不斷穩(wěn)定。 end process。q4=month2。139。 end if。 nian2=nian。 當月份從 12到 1跳轉時，c4 自動跳變?yōu)?1，此時 c4為年的脈沖 第四章：時鐘芯片各模塊的設計及仿真 18 圖 411 月模塊網表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉換為工藝庫器件從而生成了月模塊網表電路。139。139。039。 q1=q。而每當 q0 為 59，期間 c0（計數分的時鐘）為高電平， 否則為低電平。 首先設計秒模塊，秒模塊里有一個周期為 1s 的時鐘 clk，每個上升沿到來秒鐘數自動加 1，當秒鐘為 59 并且有上升沿到來時，輸出信號 c0 從低電平跳變?yōu)楦唠娖剑?c0 就作為分鐘模塊的脈沖，當分鐘為 59并且有上升沿到來時，輸出 信號 c1 從低電平跳變?yōu)楦唠娖?；后面時鐘模塊，日模塊，月模塊以此類推。計數器連續(xù)穩(wěn)定的計數 ,作為數字鐘的時間基準。從根本上來說，就是將波形先儲存在文件中，當仿真結束之后，再將其調出來顯示觀察以及調試。 modelsim 的高級功能： Code Coverage ，即代碼覆蓋率。為了是電路延時的計算更加的精確，那么 DC 需要知道的是所設計的輸出端驅動的負載大小，我們可以通過 鍵入命令 set_load 來設置輸出端負載。在圖形界面模式下至少需要所設計的 HDL 源文件和所采用的工藝庫文件。 在國內，電子鐘行業(yè)已經相對比較成熟，本次設計為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個性化功能， 要求基于硬件描述語言 VHDL或 Verilog HDL為基礎的 EDA設計方法，設計新型的電子鐘。本設計涉及了 EDA 設計的 完整流程，可以很方便地通過修改增刪，應用于各種相關系統(tǒng)中。 使用 Design piler 首先要啟動文件，啟動文件用來指定綜合工具所需要的一些初始化信息。設計約束明確了設計的目標，設計目標主要包含了面積目標和時延目標兩個部分，對應的，則是設計約束的組成也是靠面積約束和時延約束兩個部分。用于驗證激勵的完整性，是代碼質量檢測一個重要的手段。不過這個不足以為其因為這種觀察功能是很多的 EDA 工具都有的。月計數器滿 12后向年計數器進位 ,日計數器滿 30 后向月計數器進位 ,小時計數器滿 12 向日計數器進位。 第四章：時鐘芯片各模塊的設計及仿真 10 圖 41 設計原理圖 基本顯示功能 秒鐘模塊 代碼： u1: process(clk,q) begin if(clk39。由圖片可以看出，這是一個初值為 51s 的秒模塊，當時間為 59s 并且上升沿到來時自動跳轉為 0，并且計數分的時鐘 c0 跳變?yōu)楦唠娖健? end。 end if。 else q = q + 1。) then if q=12 then q=1 。 年模塊 代碼 : u6: process(c4,q) begin if(c439。 else yue2=12(30byjj1)/30。 end if。 當為 3 月 8 日婦女節(jié)時，jieri顯示為高電平 第四章：時鐘芯片各模塊的設計及仿真 23 else richeng=39。q5=year2。 代碼解釋：當敏感信號 (timing,q2,q1)變化時運行此模塊進程，當鬧鈴信號 timing 為高電平的時候打開鬧鈴功能，當當下時間（ year， month， day， hour， minute）走到預定的鬧鈴時間（ year1， month1， day1， hour1， minute1）則鬧鈴響應信號 naoling 輸出為高電平直到把鬧鈴信號關掉之后 timing 回到低電平。而面對電池電量不足或其他原因帶來的時間不準確的問題，我們的時間校對功能彌補了在這些方面的不足，讓時間隨時校對核準。 jiaodui:in std_logic。 end PROCESS。 c1=39。 c2:out std_logic。 end if。) then if q=30 then q=1 。 c4:out std_logic。 q4=q。 end PROCESS。 signal rom:nong:=( (01010111101001010000000),(01101111101001000000100),(01011101010010100001000),(00110110。 end。 年模塊： library ieee。 end 。139。 q2=q。 end 。 else q = q+1。 end。 c0:out std_logic)。 運用 VHDL 語言來實現電子時鐘，僅僅是多種設計途徑的一種。 鬧鈴時間設置為 8點 10分，只有 timing開啟了鬧鈴才會響 第五章：電路網表和版圖 26 第五章 電路網表和版圖 總電路仿真圖 圖 51 總電路仿真圖 總電路網表 經過時序約束后生成的網表電路 第五章：電路網表和版圖 27 圖 52 總電路網表 低功耗設計的方法有四種。 end process。 end if。 q3=q。 nian2=nian1。139。139。039。 end PROCESS。而每當q0為 59，期間 c1（計數時的時鐘）為高電平，否則為低電平。 圖 43 秒鐘模塊網表電路 當時間從 59s到 0s跳轉時， c0自動跳變?yōu)?1，此時 c0 為分鐘脈沖 第四章：時鐘芯片各模塊的設計及仿真 12 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉換為工藝庫器件從而生成了秒模塊網表電路。139。 設計出現誤差時 ,可第三章：時鐘芯片設計方案 8 以用校時電路即 set 端口進行校正。一個大型項目中對于 Debussy 的引進，至少提高了 3倍的調試效率。代碼覆蓋率 作為保證高質量代碼的必要條件，其意義可想而知，但它卻不是充分條件。這里我們可以采用平面圖編輯器和約束圖編輯器的圖形化界面對時序和管教約束 [2]。設計的讀入有兩種方法： analyze 加 elaborate 和 read。它提供約束驅動時序最優(yōu)化，從速度、面積和功耗等方面來優(yōu)化電路設計，支持平直或層次化設計；最終得出多種于性能上的報告，從 而在提高設計性能的同時也減少了設計的時間。 [關鍵字 ] 硬件描述語言 VHDL、 Synopsys、 Modelsim、低功耗、版圖繪制 基于 Synopsys的多功能時鐘芯片的設計 II The design of the multifunction clock chip based on Synopsys Abstract： This design in order to reduce the cost of electronic clock, reduce the area and volume electronic clock, integrated more personalized features, then based on the hardware description language VHDL or Verilog HDL based on EDA design method, to design a new type of electronic clock. Based on the function of the system in the design of reasonable divided into layers, for hierarchical design and simulation, to simplify the plex number system logic as a basic model to reduce the difficulty of implementation. With design method of hierarchical, topdown design, the different function modules together, finally the process using Modelsim simulation software a