【正文】 圖 31 整體設(shè)計(jì)思路 熟悉 Modelsim 和 Design Compiler 軟件 分析整體功能及要求 分析設(shè)計(jì)各部分模塊 編輯各個(gè)程序模塊 仿真出波形圖輸出網(wǎng)表電路 綜合各模塊完成整體程序 根據(jù)最終網(wǎng)表電路繪制電子鐘 芯片版圖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 9 第四章 時(shí)鐘芯片 各模塊 的 設(shè)計(jì)及仿真 設(shè)計(jì)原理 本次電子鐘的設(shè)計(jì)是實(shí)現(xiàn)顯示陰陽(yáng)歷年月日時(shí)分秒的功能，支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能，且能隨時(shí)進(jìn)行時(shí)間校對(duì)和支持鬧鈴功能，支持背景圖案顯示。) then if q=59 then q=0 。 分鐘模塊 代碼： u2: process(c0,q) begin if(c039。由圖片可以看出，這是一個(gè)初值為 47m 的分模塊，當(dāng)時(shí)間為 59m并且上升沿到來(lái)時(shí)自動(dòng)跳轉(zhuǎn)為 0，并且計(jì)數(shù)時(shí)的時(shí)鐘 c1 跳變?yōu)楦唠娖健? q2=q。 end if。 else q = q+1。) then If q2099 then q = q + 1 。 end if。 end。 end process。 代碼解釋：當(dāng)時(shí)鐘 clk變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng)時(shí)間校對(duì)信號(hào) jiaodui 為高電平的時(shí)候允許進(jìn)行時(shí)間校對(duì)，這時(shí)把定義好的時(shí)間（ year2， month2， day2， hour2， minute2，當(dāng)為 5 月 20 日時(shí)，日程顯示為高電平 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 24 second2）置入當(dāng)下的時(shí)間（ year， month， day， hour， minute， second）。邏輯級(jí)和 RTL級(jí)的優(yōu)化技術(shù)、工藝級(jí)的優(yōu)化技術(shù)、系統(tǒng)級(jí)的優(yōu)化技術(shù)、版圖和晶體管級(jí)的優(yōu)化技術(shù)。隨著市場(chǎng)實(shí)時(shí)時(shí)鐘日歷芯片品類的不斷更新， IC 化的傳感器的多樣化，顯示方式也更加趨于人性。 end 。 分鐘模塊： library ieee。c1=39。 architecture a of hour is signal q: integer:=5。 end。 else q = q+1。 architecture a of month is signal q: integer:=4。 use ieee. 。 陰陽(yáng)歷顯示 : library ieee。 architecture one of nong1 is type nong is array(0 to 199) of std_logic_vector(22 downto 0)。 end if。 end PROCESS。 jiaodui:in std_logic。139。 end if。 jiaodui:in std_logic。) then 附錄 33 if q=59 then q=0 。 end if。 entity second is port(clk: in std_logic。與此同時(shí)，還陸續(xù)增加了閏年閏月提醒，節(jié)假日提醒，日程提醒等許多實(shí)用的功能，讓我們的生活節(jié)奏不斷穩(wěn)定。 end process。q4=month2。139。 end if。 nian2=nian。 當(dāng)月份從 12到 1跳轉(zhuǎn)時(shí)，c4 自動(dòng)跳變?yōu)?1，此時(shí) c4為年的脈沖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 18 圖 411 月模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語(yǔ)言描述的電路轉(zhuǎn)換為工藝庫(kù)器件從而生成了月模塊網(wǎng)表電路。139。139。039。 q1=q。而每當(dāng) q0 為 59，期間 c0（計(jì)數(shù)分的時(shí)鐘）為高電平， 否則為低電平。 首先設(shè)計(jì)秒模塊，秒模塊里有一個(gè)周期為 1s 的時(shí)鐘 clk，每個(gè)上升沿到來(lái)秒鐘數(shù)自動(dòng)加 1，當(dāng)秒鐘為 59 并且有上升沿到來(lái)時(shí)，輸出信號(hào) c0 從低電平跳變?yōu)楦唠娖剑?c0 就作為分鐘模塊的脈沖，當(dāng)分鐘為 59并且有上升沿到來(lái)時(shí)，輸出 信號(hào) c1 從低電平跳變?yōu)楦唠娖?；后面時(shí)鐘模塊，日模塊，月模塊以此類推。計(jì)數(shù)器連續(xù)穩(wěn)定的計(jì)數(shù) ,作為數(shù)字鐘的時(shí)間基準(zhǔn)。從根本上來(lái)說(shuō)，就是將波形先儲(chǔ)存在文件中，當(dāng)仿真結(jié)束之后，再將其調(diào)出來(lái)顯示觀察以及調(diào)試。 modelsim 的高級(jí)功能： Code Coverage ，即代碼覆蓋率。為了是電路延時(shí)的計(jì)算更加的精確，那么 DC 需要知道的是所設(shè)計(jì)的輸出端驅(qū)動(dòng)的負(fù)載大小，我們可以通過(guò) 鍵入命令 set_load 來(lái)設(shè)置輸出端負(fù)載。在圖形界面模式下至少需要所設(shè)計(jì)的 HDL 源文件和所采用的工藝庫(kù)文件。 在國(guó)內(nèi)，電子鐘行業(yè)已經(jīng)相對(duì)比較成熟，本次設(shè)計(jì)為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個(gè)性化功能， 要求基于硬件描述語(yǔ)言 VHDL或 Verilog HDL為基礎(chǔ)的 EDA設(shè)計(jì)方法，設(shè)計(jì)新型的電子鐘。本設(shè)計(jì)涉及了 EDA 設(shè)計(jì)的 完整流程，可以很方便地通過(guò)修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。 使用 Design piler 首先要啟動(dòng)文件，啟動(dòng)文件用來(lái)指定綜合工具所需要的一些初始化信息。設(shè)計(jì)約束明確了設(shè)計(jì)的目標(biāo)，設(shè)計(jì)目標(biāo)主要包含了面積目標(biāo)和時(shí)延目標(biāo)兩個(gè)部分，對(duì)應(yīng)的，則是設(shè)計(jì)約束的組成也是靠面積約束和時(shí)延約束兩個(gè)部分。用于驗(yàn)證激勵(lì)的完整性，是代碼質(zhì)量檢測(cè)一個(gè)重要的手段。不過(guò)這個(gè)不足以為其因?yàn)檫@種觀察功能是很多的 EDA 工具都有的。月計(jì)數(shù)器滿 12后向年計(jì)數(shù)器進(jìn)位 ,日計(jì)數(shù)器滿 30 后向月計(jì)數(shù)器進(jìn)位 ,小時(shí)計(jì)數(shù)器滿 12 向日計(jì)數(shù)器進(jìn)位。 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 10 圖 41 設(shè)計(jì)原理圖 基本顯示功能 秒鐘模塊 代碼： u1: process(clk,q) begin if(clk39。由圖片可以看出，這是一個(gè)初值為 51s 的秒模塊，當(dāng)時(shí)間為 59s 并且上升沿到來(lái)時(shí)自動(dòng)跳轉(zhuǎn)為 0，并且計(jì)數(shù)分的時(shí)鐘 c0 跳變?yōu)楦唠娖健? end。 end if。 else q = q + 1。) then if q=12 then q=1 。 年模塊 代碼 : u6: process(c4,q) begin if(c439。 else yue2=12(30byjj1)/30。 end if。 當(dāng)為 3 月 8 日婦女節(jié)時(shí)，jieri顯示為高電平 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 23 else richeng=39。q5=year2。 代碼解釋：當(dāng)敏感信號(hào) (timing,q2,q1)變化時(shí)運(yùn)行此模塊進(jìn)程，當(dāng)鬧鈴信號(hào) timing 為高電平的時(shí)候打開鬧鈴功能，當(dāng)當(dāng)下時(shí)間（ year， month， day， hour， minute）走到預(yù)定的鬧鈴時(shí)間（ year1， month1， day1， hour1， minute1）則鬧鈴響應(yīng)信號(hào) naoling 輸出為高電平直到把鬧鈴信號(hào)關(guān)掉之后 timing 回到低電平。而面對(duì)電池電量不足或其他原因帶來(lái)的時(shí)間不準(zhǔn)確的問題，我們的時(shí)間校對(duì)功能彌補(bǔ)了在這些方面的不足，讓時(shí)間隨時(shí)校對(duì)核準(zhǔn)。 jiaodui:in std_logic。 end PROCESS。 c1=39。 c2:out std_logic。 end if。) then if q=30 then q=1 。 c4:out std_logic。 q4=q。 end PROCESS。 signal rom:nong:=( (01010111101001010000000),(01101111101001000000100),(01011101010010100001000),(00110110。 end。 年模塊： library ieee。 end 。139。 q2=q。 end 。 else q = q+1。 end。 c0:out std_logic)。 運(yùn)用 VHDL 語(yǔ)言來(lái)實(shí)現(xiàn)電子時(shí)鐘，僅僅是多種設(shè)計(jì)途徑的一種。 鬧鈴時(shí)間設(shè)置為 8點(diǎn) 10分，只有 timing開啟了鬧鈴才會(huì)響 第五章：電路網(wǎng)表和版圖 26 第五章 電路網(wǎng)表和版圖 總電路仿真圖 圖 51 總電路仿真圖 總電路網(wǎng)表 經(jīng)過(guò)時(shí)序約束后生成的網(wǎng)表電路 第五章：電路網(wǎng)表和版圖 27 圖 52 總電路網(wǎng)表 低功耗設(shè)計(jì)的方法有四種。 end process。 end if。 q3=q。 nian2=nian1。139。139。039。 end PROCESS。而每當(dāng)q0為 59，期間 c1（計(jì)數(shù)時(shí)的時(shí)鐘）為高電平，否則為低電平。 圖 43 秒鐘模塊網(wǎng)表電路 當(dāng)時(shí)間從 59s到 0s跳轉(zhuǎn)時(shí)， c0自動(dòng)跳變?yōu)?1，此時(shí) c0 為分鐘脈沖 第四章：時(shí)鐘芯片各模塊的設(shè)計(jì)及仿真 12 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語(yǔ)言描述的電路轉(zhuǎn)換為工藝庫(kù)器件從而生成了秒模塊網(wǎng)表電路。139。 設(shè)計(jì)出現(xiàn)誤差時(shí) ,可第三章：時(shí)鐘芯片設(shè)計(jì)方案 8 以用校時(shí)電路即 set 端口進(jìn)行校正。一個(gè)大型項(xiàng)目中對(duì)于 Debussy 的引進(jìn)，至少提高了 3倍的調(diào)試效率。代碼覆蓋率 作為保證高質(zhì)量代碼的必要條件，其意義可想而知，但它卻不是充分條件。這里我們可以采用平面圖編輯器和約束圖編輯器的圖形化界面對(duì)時(shí)序和管教約束 [2]。設(shè)計(jì)的讀入有兩種方法： analyze 加 elaborate 和 read。它提供約束驅(qū)動(dòng)時(shí)序最優(yōu)化，從速度、面積和功耗等方面來(lái)優(yōu)化電路設(shè)計(jì)，支持平直或?qū)哟位O(shè)計(jì)；最終得出多種于性能上的報(bào)告，從 而在提高設(shè)計(jì)性能的同時(shí)也減少了設(shè)計(jì)的時(shí)間。 [關(guān)鍵字 ] 硬件描述語(yǔ)言 VHDL、 Synopsys、 Modelsim、低功耗、版圖繪制 基于 Synopsys的多功能時(shí)鐘芯片的設(shè)計(jì) II The design of the multifunction clock chip based on Synopsys Abstract： This design in order to reduce the cost of electronic clock, reduce the area and volume electronic clock, integrated more personalized features, then based on the hardware description language VHDL or Verilog HDL based on EDA design method, to design a new type of electronic clock. Based on the function of the system in the design of reasonable divided into layers, for hierarchical design and simulation, to simplify the plex number system logic as a basic model to reduce the difficulty of implementation. With design method of hierarchical, topdown design, the different function modules together, finally the process using Modelsim simulation software a