【文章內(nèi)容簡介】 技術(shù)指標(biāo)： A、具有數(shù)字電子鐘的基本功能：擁有年月日時分秒顯示，并且月日的顯示要有陰陽歷兩種顯示，時為 12 小時制顯示； B、支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能； C、支持時間校對功能； D、支持鬧鈴功能，且鬧鈴音樂 1632Kbs 播放。 E、支持背景圖案顯示； F、芯片版圖成正方形，且控制版圖面積為 150um*150um 以內(nèi)。 基于 Modelsim 對多功能時鐘芯片的 設(shè)計方案 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真器。它提供 的調(diào)試環(huán)境是相當(dāng)不錯的 ， 是單內(nèi)核 仿真器中 支持 Verilog 和 VHDL 混合仿真的 唯一。 目前 VHDL 語言應(yīng)用于很多領(lǐng)域，幾乎很難找到哪個領(lǐng)域沒有 VHDL 的蹤跡。計算機(jī)的數(shù)據(jù)傳輸以及網(wǎng)絡(luò)通訊，廣泛使用的各種智能 IC 卡，工業(yè)自動化過程中對實時控制盒數(shù)據(jù)的處理，民用高級轎車?yán)锏陌踩到y(tǒng)保障，全自動洗衣機(jī)的控制、攝影機(jī)，甚至在程控玩具、寵物機(jī)等等，都離不開 VHDL。 ModelSim 最大的特點是其強(qiáng)大的調(diào)試功能：數(shù)據(jù)流 窗口的先進(jìn)性，能夠 迅速 對 追蹤到產(chǎn)生 的錯誤狀態(tài) 或者 不定 狀態(tài)的原因：性能分析工具 則能夠 幫助 我們對性能瓶頸做出分析 和 加速仿真；代碼覆蓋率 的檢測則在一定程度上 確保 了 測試的完備；多種模式的波形比較功能； Signal Spy 功能 的先進(jìn)性 ， 進(jìn)而能夠 方便 地對 VHDL 和 Verilog 混合設(shè)計或 VHDL 中的底層信號 做出訪問 。 而基于 Modelsim 和 Design Compiler 的數(shù)字電子鐘 ，其都是 在軟件 上 操作的， 所以成本 很低， 且數(shù)字系統(tǒng)的設(shè)計采用自頂向下、由粗到細(xì) , 逐步分解的設(shè)計方法。設(shè)計如果出現(xiàn)誤差時 ,可以用校時電路即 set 端口進(jìn)行校正。系統(tǒng)的整體要求是要有最頂層電路 , 而具體的邏輯電路的實現(xiàn)要具有最下層。自上至下的設(shè)計方式對一個復(fù)雜的系統(tǒng)進(jìn)行不斷地分解，使其變成成若干功能模塊 , 最后對其做出設(shè)計描述 , 并使完成的各個功能模塊和的邏輯綜合與優(yōu)化在 modelsim 軟件平臺上自動完成。數(shù)字電子鐘是由計數(shù)器、比較器、計數(shù)器、校時電路和 存儲器 組成。計數(shù)器連續(xù)穩(wěn)定的計數(shù) ,作為數(shù)字鐘的時間基準(zhǔn)。月計數(shù)器滿 12后向年計數(shù)器進(jìn)位 ,日計數(shù)器滿 30 后向月計數(shù)器進(jìn)位 ,小時計數(shù)器滿 12 向日計數(shù)器進(jìn)位。而 存儲器可以用來儲存音樂以及圖片。 設(shè)計出現(xiàn)誤差時 ,可第三章：時鐘芯片設(shè)計方案 8 以用校時電路即 set 端口進(jìn)行校正。 圖 31 整體設(shè)計思路 熟悉 Modelsim 和 Design Compiler 軟件 分析整體功能及要求 分析設(shè)計各部分模塊 編輯各個程序模塊 仿真出波形圖輸出網(wǎng)表電路 綜合各模塊完成整體程序 根據(jù)最終網(wǎng)表電路繪制電子鐘 芯片版圖 第四章：時鐘芯片各模塊的設(shè)計及仿真 9 第四章 時鐘芯片 各模塊 的 設(shè)計及仿真 設(shè)計原理 本次電子鐘的設(shè)計是實現(xiàn)顯示陰陽歷年月日時分秒的功能，支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能，且能隨時進(jìn)行時間校對和支持鬧鈴功能，支持背景圖案顯示?？梢栽O(shè)置一個基本的輸入時鐘 clk 作為激勵來觸發(fā)小時進(jìn)行計數(shù)，再設(shè)置內(nèi)部時鐘，來觸發(fā)日、月、年的計數(shù)。設(shè)置一個校對時間的信號 jiaodui,當(dāng) jiaodui 為高電平的 時候允許時間校對，當(dāng) jiaodui 為低電平的時候繼續(xù)計數(shù)。設(shè)置一個預(yù)置鬧鈴信號 timing， timing 為高電平的時候設(shè)置的時鐘鬧鈴有效，當(dāng)鬧鈴時間到則鬧鈴信號 naoling 輸出高電平，直到 timing 為低電平的時候 naoling 恢復(fù)低電平（即鬧鐘響后，要按下開關(guān)鬧鐘才會停止）。閏年提醒信號 run，就是當(dāng)年份是閏年時， run 的輸出為一個高電平。中國傳統(tǒng)節(jié)日的提醒信號 jieri,即當(dāng)為中國的傳統(tǒng)節(jié)日的時候 jieri會輸出高電平。 在設(shè)計年月日時（ year， month， day， hour， minute， second）的模塊是都加進(jìn)以時鐘信號 clk為敏感信號。判斷是否符合預(yù)置校對時間信號 jiaodui 為高電平。若符合則分別在年月日時（ year2， month2， day2， hour2， minute2， second2）模塊加進(jìn)預(yù)置的校對年月日時。再獨立設(shè)置一個鬧鐘進(jìn)程，當(dāng)鬧鐘允許信號 timing 有效時，比較當(dāng)前的時間（ year， month， day， hour， minute， second）是否與鬧鈴時間（ year1， month1，day1， hour1， minute1， second1）相等，若相等則 rco 信號輸出高電平直到允許信 號timing 關(guān)閉。設(shè)置一個閏年提醒進(jìn)程以當(dāng)前年份（ year）為敏感信號，當(dāng)年份為閏年的時候閏年信號 run輸出為高電平，平年的時候為低電平。設(shè)置一個節(jié)日提醒進(jìn)程以當(dāng)前月份（ month）和當(dāng)前日（ day）為敏感信號，時刻把當(dāng)前的月日與事先設(shè)置好的節(jié)日做比較，當(dāng)滿足相等的時候 jieri 信號輸出高電平。 首先設(shè)計秒模塊，秒模塊里有一個周期為 1s 的時鐘 clk，每個上升沿到來秒鐘數(shù)自動加 1，當(dāng)秒鐘為 59 并且有上升沿到來時，輸出信號 c0 從低電平跳變?yōu)楦唠娖剑?c0 就作為分鐘模塊的脈沖，當(dāng)分鐘為 59并且有上升沿到來時，輸出 信號 c1 從低電平跳變?yōu)楦唠娖剑缓竺鏁r鐘模塊，日模塊，月模塊以此類推。 第四章：時鐘芯片各模塊的設(shè)計及仿真 10 圖 41 設(shè)計原理圖 基本顯示功能 秒鐘模塊 代碼： u1: process(clk,q) begin if(clk39。event and clk=39。139。) then if q=59 then q=0 。 c0=39。139。 else q = q+1。c0=39。039。 end if。 end if。 end PROCESS。 q0=q。 end。 代碼解釋：當(dāng)時鐘 clk變化時運行此模塊進(jìn)程，當(dāng) q0計數(shù)到 59的時候則 q0 賦值為 1 繼續(xù)計數(shù)從而構(gòu)成一個 60進(jìn)制的計數(shù)器。而每當(dāng) q0 為 59，期間 c0（計數(shù)分的時鐘）為高電平， 否則為低電平。由圖片可以看出，這是一個初值為 51s 的秒模塊，當(dāng)時間為 59s 并且上升沿到來時自動跳轉(zhuǎn)為 0，并且計數(shù)分的時鐘 c0 跳變?yōu)楦唠娖健? 基礎(chǔ)模塊 電子鐘開始工作 按判斷鍵 復(fù)位鍵 自動校對時間 開啟鬧鐘 時間到鬧鈴響 開啟日程提醒 時間到日程提醒 傳統(tǒng)節(jié)假日提醒 閏年閏月提醒 電子鐘繼續(xù)工作 第四章：時鐘芯片各模塊的設(shè)計及仿真 11 圖 42（ a） 秒鐘模塊仿真圖 圖 42(b) 秒鐘模塊仿真圖 由波形可見這是一個 059的 60進(jìn)制計數(shù)器。 圖 43 秒鐘模塊網(wǎng)表電路 當(dāng)時間從 59s到 0s跳轉(zhuǎn)時， c0自動跳變?yōu)?1，此時 c0 為分鐘脈沖 第四章：時鐘芯片各模塊的設(shè)計及仿真 12 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了秒模塊網(wǎng)表電路。 分鐘模塊 代碼： u2: process(c0,q) begin if(c039。event and c0=39。139。) then if q=59 then q=1 。 c1=39。139。 else q = q+1。c1=39。039。 end if。 end if。 end PROCESS。 q1=q。 end。 代碼解釋：秒鐘模塊輸出的 c0作為分鐘模塊的脈沖，脈 沖 c0 變化時運行此模塊進(jìn)程，當(dāng) q1 計數(shù)到 59 的時候則 q1 賦值為 1 繼續(xù)計數(shù)從而構(gòu)成一個 60進(jìn)制的計數(shù)器。而每當(dāng)q0為 59，期間 c1（計數(shù)時的時鐘）為高電平，否則為低電平。由圖片可以看出，這是一個初值為 47m 的分模塊，當(dāng)時間為 59m并且上升沿到來時自動跳轉(zhuǎn)為 0，并且計數(shù)時的時鐘 c1 跳變?yōu)楦唠娖健? 圖 44(a) 分鐘模塊仿真圖 第四章：時鐘芯片各模塊的設(shè)計及仿真 13 圖 44(b)分鐘模塊仿真圖 由波形可見這是一個 059的 60進(jìn)制計數(shù)器。 圖 45 分鐘模網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了分模塊網(wǎng)表電路。 時鐘模塊 代碼： u3: begin process(c1,q) begin if(c139。event and c1=39。139。) then if q=11 then q=0 。 c22=c22+1。 If(c22%2=0) then c2=39。139。 else q = q+1。c2=39。039。 end if。 當(dāng)時間從 59 到 0 跳轉(zhuǎn)時， c1 自動跳變?yōu)?1，此時 c1 為時鐘脈沖 第四章：時鐘芯片各模塊的設(shè)計及仿真 14 end if。 end PROCESS。 q2=q。 end。 代碼解釋：分鐘模塊輸出的 c1 作為時鐘模塊的脈沖，當(dāng)時鐘 c1 變化時運行此模塊進(jìn)程，當(dāng) q2 計數(shù)到 11 的時候則 q2 賦值為 1 繼續(xù)計數(shù)從而構(gòu)成一個 12進(jìn)制的計數(shù)器。而每當(dāng)q0為 11，期間 c2（計數(shù)日的時鐘）為高電平，否則為低電平。由圖片可以看出，這是一個初值為 6的時模塊，當(dāng)時間為 12h 并且上升沿到來時自動跳轉(zhuǎn) 為 1，并且計數(shù)日的時鐘 c2跳變?yōu)楦唠娖健? 圖 46(a) 時鐘模塊仿真圖 圖 46(b) 時鐘模塊仿真圖 由波形可見這是一個 112的 12進(jìn)制計數(shù)器。 當(dāng)時鐘從 12到 1跳轉(zhuǎn)時，c2 自動跳變?yōu)?1，此時 c2為日期的半個脈沖 第四章：時鐘芯片各模塊的設(shè)計及仿真 15 圖 47 時鐘模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了時模塊網(wǎng)表電路。 日模塊 代碼： u4: process(c2,q) begin if(c239。event and c2 =39。139。) then if q4=1,3,5,7,8,10,12 q=31 then q=1。c3=39。139。 else q = q + 1。c3=39。039。 end if。 end if。