【正文】 .......................................... 30 參考文獻(xiàn) ......................................................................... 31 附錄 ............................................................................................................................................32 引言 1 引言 Synopsys 公司是一家主導(dǎo)于為集成電路設(shè)計方面供應(yīng)電子設(shè)計自動化軟件（ EDA）工具的企業(yè)，它為環(huán)球的電子市場提供了技術(shù)領(lǐng)先的驗證平臺與 IC 設(shè)計，并著力于復(fù)雜芯片上系統(tǒng)（ SOCs）的開發(fā)。 Synopsys 軟件中包含 20 多種設(shè)計及驗證工具，如代碼設(shè)計規(guī)則檢查工具 LEDA、 RTL 級仿真工具 VCSMX、綜合工具 Design Compiler、靜態(tài)時序分析工具 Prime Time、形式驗證工具 Formality 以及綜合工具 Synplity Pro 等。 在國內(nèi)，電子鐘行業(yè)已經(jīng)相對比較成熟，本次設(shè)計為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個性化功能， 要求基于硬件描述語言 VHDL或 Verilog HDL為基礎(chǔ)的 EDA設(shè)計方法，設(shè)計新型的電子鐘。本設(shè)計涉及了 EDA 設(shè)計的 完整流程，可以很方便地通過修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。 第一章： synopsys 2 第一章 : Synopsys 簡介 Synopsys 的簡單工作原理 Desgin Compiler（ DC）工具是 Synopsys 公司的旗艦產(chǎn)品，是 Synopsys 的邏輯綜合優(yōu)化工具，它根據(jù)設(shè)計描述和約束條件并針對特定的工藝庫，自動綜合出一個優(yōu)化的門級別電路。它提供約束驅(qū)動時序最優(yōu)化，從速度、面積和功耗等方面來優(yōu)化電路設(shè)計，支持平直或?qū)哟位O(shè)計；最終得出多種于性能上的報告，從 而在提高設(shè)計性能的同時也減少了設(shè)計的時間。 Synopsys 的應(yīng)用 基于 Synopsys 的芯片設(shè)計流程可以分為前端流程和后端流程，前端流程主要是系統(tǒng)設(shè)計、邏輯綜合并向 foundry 提交網(wǎng)表，后端流程主要是進(jìn)行版圖設(shè)計?；?Synopsys的前端設(shè)計流程主要分為以下幾個步驟： 1 編寫 RTL HDL 程序代碼； 2 用 LEDA 工具對程序進(jìn)行語法驗證； 3 用 VCS— MX TestBench 工具進(jìn)行功能仿真 。 4 用 DC工具對設(shè)計進(jìn)行綜合優(yōu)化，得到 SDF 門級網(wǎng)表文件。 第二章： Design Compiler和 Modelsim簡介 3 第二章： Design Compiler 和 Modelsim 簡介 Design Compiler 介紹 Design Compiler 能夠?qū)r序電路或者層次化的組合電路來優(yōu)化其可布性、面積和速度。要按照既定的電路測量特征來實現(xiàn)目標(biāo)，就要將 Design Compiler 綜合至一個電路中，同時將其放入目標(biāo)庫中，如此生成的原理圖或者網(wǎng)表才是適用于我們計算機(jī)輔助攻擊工程 (CAE)工具的。總體上來說， design piler 作為一種綜合性的工具，在VHDL 或 verilog 產(chǎn)生相對的 RTL 級文件后，對設(shè)計設(shè)置約束條件， 如時序、面積等，產(chǎn)生出對應(yīng)的設(shè)計網(wǎng)表，供應(yīng)于后端布局布線的使用。 邏輯綜合方面就是將我們的 HDL語言描述的電路通過轉(zhuǎn)換，最終以工藝庫器件來構(gòu)成網(wǎng)絡(luò)表格的過程。 synopsys 公司的綜合工具 Design Compiler 是現(xiàn)下比較流行的目前綜合工具，在實踐和設(shè)計的過程中，我們將使用這一工具。 Design piler 的工作模式分為兩種，分別是 tcl 模式以及圖形模式。如果設(shè)計中多直觀性有更多的需求，那圖形界面 design vision 將是我們的選擇。但 TCL 命令行模式對于新手來說則需要再不斷的設(shè)計過程中摸索 ，才能逐漸熟悉而達(dá)到靈活運用操作。 Tcl 模式下的工具在啟動之前，我們需要做好四項準(zhǔn)備工作：工具的啟動文件、設(shè)計的 HDL源文件、設(shè)計的約束條件、采用的工藝庫文件。在圖形界面模式下至少需要所設(shè)計的 HDL 源文件和所采用的工藝庫文件。 使用 Design piler 首先要啟動文件，啟動文件用來指定綜合工具所需要的一些初始化信息。 DC 名為“ .”的是一個啟動文件，在我們啟動它時， DC將會按照如下順序進(jìn)行搜索，同時安裝到相對應(yīng)目錄下的啟動文件。設(shè)計的讀入有兩種方法： analyze 加 elaborate 和 read。 analyze 命令主要是為了對 RTL 代碼進(jìn)行分析和翻譯，同時將過程的中間結(jié)果量存入到預(yù)先指定的庫位置中，而下一步工藝映射的準(zhǔn)備則少不了以 Elaborate 命令來設(shè)計并且建立好一個結(jié)構(gòu)級的且與工藝無關(guān)的描述。 Read命令下，則可將 elaborate 和 analyze 的工作完成，與此同時，我們還能用 read 命令對 EDIF 進(jìn)行格式設(shè)計、對 db 進(jìn)行讀取。不過，矛盾的存在總有其兩面性， read 命令的缺陷在于對 VHDL 的構(gòu)造體選擇功能和參數(shù)修改上不能提供支持。 在進(jìn)行下一步的工作之前，需要將 連接中定義的模塊建立與設(shè)計中調(diào)用的子模塊建立起對應(yīng)的關(guān)系，這種過程稱為鏈接。該過程的完成可以采用 link 命令，也能用piler 命令在綜合時以隱藏的方式來進(jìn)行。而實例唯一化的引出即是當(dāng)設(shè)計過程中的某個子模塊被多次調(diào)用而來的。實例唯一化即是對同一個子模塊中的幾個實例，進(jìn)而生成幾個不同的子設(shè)計的過程。這樣的做法在于，要進(jìn)行實例唯一化，是因為多種電路形式來實現(xiàn)相同模塊的不同實例可以在 DC綜合的過程中使用，這就使得在 uniquify 命令能夠完成實例唯一化的前提下，所看到 DC 中工作的這些實例是一些不相同的設(shè)計。設(shè)計環(huán)境包括電源電壓參數(shù)、電路工作時的溫度，還有線上負(fù)載、輸入驅(qū)動、輸出負(fù)載等情況。一般的工藝庫，工作環(huán)境的影響因素或者影響的參數(shù)主要有電源電壓、溫度、工藝偏差、互連模型，采用 report_lib 命令可以列出工藝庫中的各項參數(shù)。設(shè)計內(nèi)部互連線的寄生參數(shù)則是通過連線負(fù)載來估算的，從而對連線產(chǎn)生的時間延遲做估計，從而讓綜合的結(jié)果盡可能的接近實際值。而 DC 中關(guān)于連線負(fù)載的設(shè)定上包括了兩個方面：第二章： Design Compiler和 Modelsim簡介 4 連線負(fù)載模式和連線負(fù)載的大小。為了是電路延時的計算更加的精確，那么 DC 需要知道的是所設(shè)計的輸出端驅(qū)動的負(fù)載大小，我們可以通過 鍵入命令 set_load 來設(shè)置輸出端負(fù)載。設(shè)計約束明確了設(shè)計的目標(biāo)，設(shè)計目標(biāo)主要包含了面積目標(biāo)和時延目標(biāo)兩個部分，對應(yīng)的，則是設(shè)計約束的組成也是靠面積約束和時延約束兩個部分。 用戶的約束文件（ UCF）為我們提供的是一個不必回到設(shè)計輸入工具即能進(jìn)行約束的邏輯設(shè)計的構(gòu)造方法。這里我們可以采用平面圖編輯器和約束圖編輯器的圖形化界面對時序和管教約束 [2]。最后就是設(shè)計的綜合與結(jié)果報告。 圖 21基于 Design Compiler的設(shè)計流程圖 Modelsim 介紹 ModelSim 是 Mentor 公司在 IC 界 仿真軟件 中最為讓人接受的 HDL 語言 仿真軟件 ，是RTL 結(jié)構(gòu)設(shè)計 設(shè)置工具參數(shù) 選定工藝庫文件 讀入設(shè)計 設(shè)置工作環(huán)境 更改 設(shè)計層次 深度優(yōu)化 設(shè)置約束 初步綜合 時序分析 滿足約束？ 輸出網(wǎng)表和報告 時序分析 滿足約束？ 輸出網(wǎng)表和報告 N Y Y N Y N 滿足約束？ 第二章： Design Compiler和 Modelsim簡介 5 現(xiàn)今業(yè)界最流行的 FPGA 仿真器之一。 它所提供的 仿真環(huán)境相當(dāng)不錯，在行業(yè)中是 單內(nèi)核 支持 Verilog 和 VHDL 混合仿真 仿真器 的唯一。 Modelsim 擁有單一內(nèi)核支持多種語言的能力， VHDL、 Verilog、 System Verilog、 System C 等，而且支持這些語言的混合仿真。它采用的編譯技術(shù)的風(fēng)格是直接進(jìn)行優(yōu)化，以此同時還采用了單一內(nèi)核 仿真技術(shù)以及 Tcl/Tk 技術(shù)，編譯仿真的速度都是非?？斓?，編譯的代碼和平臺沒有相關(guān)性，這也是為了對 IP 核起到一個保護(hù)的作用，而圖形界面和 用戶接口 的個性化設(shè)計，則為用戶提供了一個加快調(diào)錯的有效手段，它在仿真中，是我們在進(jìn)行 FPGA/ASIC 設(shè)計 的首要選擇的軟件 [1]。 出發(fā)點則是為了在軟件的環(huán)境下 ，對電路的行為是否和設(shè)想的一致做驗證。仿真又可分為兩種，分別是時序仿真和功能仿真 。時序仿真，就是我們所說的后仿真，體現(xiàn)在電路對特定的工藝環(huán)境的映射下，在對電路的路徑延遲和門延遲做出了考慮并且對電路行為的影響后，從而對電路的行為是否能在一定條件下來滿足設(shè)計構(gòu)想的比較過程。 功能仿真，即在 RTL 層進(jìn)行的仿真，它的特點不是考慮所構(gòu)成電路的邏輯和門的時間延遲，而是對電路在設(shè)計構(gòu)想和理想環(huán)境下是否一致的考慮。 成功的設(shè)計出一個正常的電路使我們進(jìn)行功能仿真的最終目的，它不是一個單一的過程，而是在綜合、時序仿真等過 程之后所形成了一個反饋工作的過程，只有這個過程收斂，其它環(huán)節(jié)的進(jìn)行才是有價值的。只是進(jìn)行功能仿真，那通過也是沒有意義的，例如在時序分析的時候檢查到時序不滿足而需要對代碼進(jìn)行修改的時，那功能就一定要重新進(jìn)行。除此之外，代碼排錯也是一個功能，而功能仿真也是代碼排錯的非常重要的方式之一 [2]。 modelsim 的高級功能： Code Coverage ，即代碼覆蓋率。用于驗證激勵的完整性，是代碼質(zhì)量檢測一個重要的手段。在測試激勵的代碼覆蓋率中，最低覆蓋率要達(dá)到 95%以上，才能大致的確定代碼在邏輯上是可以通 過質(zhì)量控制的，而后即可進(jìn)入綜合步驟。代碼覆蓋率 作為保證高質(zhì)量代碼的必要條件，其意義可想而知，但它卻不是充分條件。但是，即使分支覆蓋以及代碼行的覆蓋都能夠超過 95％甚至 100%，代碼的驗證也不能說是達(dá)到了 100％，除了所有的分支覆蓋都可以進(jìn)行組合遍歷。在大的設(shè)計中，倘若想以一個激勵就將一個模塊或設(shè)計做出完整驗證是不符合實際的。首先這從邏輯功能上就非常難做到，其次是如果在一個激勵中各種情況都包括了，那么其仿真過程的速度會因為電腦內(nèi)存的消耗而成線性下滑，使得效率十分低。因為正常來說一個激勵只能驗證電路的某個功能 ，所以整個電路的功能驗證是由許多的激勵共同來完成的。在這樣的驗證方法下，代碼覆蓋率就顯得尤為重要了，因為我們可以通過代碼覆蓋率來控制激勵對功能的覆蓋程度。 Modelsim 的 Code coverage 除了能對各個激勵對代碼的“行覆蓋”和“分支覆蓋”進(jìn)行記錄，還能對每一激勵的覆蓋記錄做出合并，使覆蓋率處于一個全面監(jiān)測下的狀態(tài)。 Debussy：仿真輔助調(diào)試工具。由仿真波形圖我們可以看出代碼哪里出錯，但是Modelsim 中的波形窗口在大的仿真中有諸多缺陷。一是顯示出來的都是仿真前設(shè)置好的波形信號，如果 要查看其它的就添加需要的信號并且重新開始仿真。二是波形的圖形顯示是簡單的，它和所用到代碼沒有特別直接的相關(guān)性，不能依據(jù)波形來直接對代碼做出調(diào)試。三是假設(shè)所要觀察的信號非常的多，由于是實時全信號顯示，那么仿真時間如果太長，仿真的速度就會明顯的下降，屏幕刷新的速度也將越來越慢。當(dāng)然，這些缺點不僅 Modelsim 軟件有，其他優(yōu)秀的仿真工具也會存在這樣的問題，從而可以知道這是歷史以來就存在的問題，所以現(xiàn)今有人則提出，“先轉(zhuǎn)儲而后觀察調(diào)試”方法，這需要處于 Verilog 語言環(huán)境下，而用 dump XXX 作為開頭的系統(tǒng)函 數(shù)就是我們用于做波形轉(zhuǎn)儲的。從根本上來說，就是將波形先儲存在文件中，當(dāng)仿真結(jié)束之后，再將其調(diào)出來顯示觀察以及調(diào)試。不過這個不足以為其因為這種觀察功能是很多的 EDA 工具都有的。但是第二章： Design Compiler和 Modelsim簡介 6 Debussy 不但能夠顯示波形，而且能夠智能的將引起變化的 RTL 代碼聯(lián)系起來，使得代碼排錯率有了大幅度的提高。一個大型項目中對于 Debussy 的引進(jìn)，至少提高了 3倍的調(diào)試效率。 圖 22基于 Modelsim的設(shè)計流程圖 綜合分析 布局布線 時序仿真 編程和配置 生成變成文件 建立對應(yīng)器件鏈接文件 轉(zhuǎn)換變成文件 設(shè)計輸入 第三章：時鐘芯片設(shè)計方案 7 第三章 時鐘芯片 設(shè)計方案 多功能時鐘的設(shè)計指標(biāo)