【正文】 day: in integer range 1 to 30。 end 。139。 q3=q。 c3:out std_logic。c22=c22+1。 end。 q1:out integer)。 c0=39。正是在這個不斷交流和討論的過程中，老師一次 次讓我茅塞頓開，讓我尋找到了柳暗花明。因為最終版圖是要用芯片制造的，所以繪制的必須是符合生產(chǎn)工藝要求的版圖，而工 藝要求就是通過設(shè)計規(guī)則來進行定義的。 end if。) then elsif ( jiaodui =39。039。139。 代碼解釋：當(dāng)時鐘 c4變化時運行此模塊進程，當(dāng) q5 一直加法計數(shù)從而構(gòu)成一個 N進制加法的計數(shù)器。 q4=q。而每當(dāng)q3為 30，期間 c3（計數(shù)月的時鐘）為高電平，否則為低電平。 當(dāng)時鐘從 12到 1跳轉(zhuǎn)時，c2 自動跳變?yōu)?1，此時 c2為日期的半個脈沖 第四章：時鐘芯片各模塊的設(shè)計及仿真 15 圖 47 時鐘模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了時模塊網(wǎng)表電路。) then if q=11 then q=0 。 else q = q+1。 end if。 在設(shè)計年月日時（ year， month， day， hour， minute， second）的模塊是都加進以時鐘信號 clk為敏感信號。 ModelSim 最大的特點是其強大的調(diào)試功能：數(shù)據(jù)流 窗口的先進性，能夠 迅速 對 追蹤到產(chǎn)生 的錯誤狀態(tài) 或者 不定 狀態(tài)的原因：性能分析工具 則能夠 幫助 我們對性能瓶頸做出分析 和 加速仿真；代碼覆蓋率 的檢測則在一定程度上 確保 了 測試的完備；多種模式的波形比較功能； Signal Spy 功能 的先進性 ， 進而能夠 方便 地對 VHDL 和 Verilog 混合設(shè)計或 VHDL 中的底層信號 做出訪問 。 Debussy：仿真輔助調(diào)試工具。仿真又可分為兩種，分別是時序仿真和功能仿真 。實例唯一化即是對同一個子模塊中的幾個實例，進而生成幾個不同的子設(shè)計的過程。 邏輯綜合方面就是將我們的 HDL語言描述的電路通過轉(zhuǎn)換，最終以工藝庫器件來構(gòu)成網(wǎng)絡(luò)表格的過程。 設(shè)計中根據(jù)系統(tǒng)的功能要求合理劃分出層次，進行分級設(shè)計和仿真驗證，將較為復(fù)雜的數(shù)字系統(tǒng)邏輯簡化為基本的模型從而降低實現(xiàn)的難度。 第二章： Design Compiler和 Modelsim簡介 3 第二章： Design Compiler 和 Modelsim 簡介 Design Compiler 介紹 Design Compiler 能夠?qū)r序電路或者層次化的組合電路來優(yōu)化其可布性、面積和速度。 在進行下一步的工作之前，需要將 連接中定義的模塊建立與設(shè)計中調(diào)用的子模塊建立起對應(yīng)的關(guān)系，這種過程稱為鏈接。 Modelsim 擁有單一內(nèi)核支持多種語言的能力， VHDL、 Verilog、 System Verilog、 System C 等，而且支持這些語言的混合仿真。因為正常來說一個激勵只能驗證電路的某個功能 ，所以整個電路的功能驗證是由許多的激勵共同來完成的。它提供 的調(diào)試環(huán)境是相當(dāng)不錯的 ， 是單內(nèi)核 仿真器中 支持 Verilog 和 VHDL 混合仿真的 唯一。設(shè)置一個預(yù)置鬧鈴信號 timing， timing 為高電平的時候設(shè)置的時鐘鬧鈴有效，當(dāng)鬧鈴時間到則鬧鈴信號 naoling 輸出高電平，直到 timing 為低電平的時候 naoling 恢復(fù)低電平（即鬧鐘響后，要按下開關(guān)鬧鐘才會停止）。 else q = q+1。) then if q=59 then q=1 。 時鐘模塊 代碼： u3: begin process(c1,q) begin if(c139。而每當(dāng)q0為 11，期間 c2（計數(shù)日的時鐘）為高電平，否則為低電平。 q3=q。 end if。 end process。 圖 414 陰陽歷顯示的仿真圖 從圖中可以看出，當(dāng)陽歷為 2020 年 1 月 21 日時陰歷顯示為 2020 年 12 月 28日，陽歷顯示為 2020 年 6月 21日時陰歷顯示為 2020 年 5月 3日，查找日歷發(fā)現(xiàn)此時的陰陽歷顯示均正確。 節(jié)假日提醒 代碼： u9:process(q2,q1) 當(dāng)年份為閏年時，run 都顯示為高電平 第四章：時鐘芯片各模塊的設(shè)計及仿真 22 begin if (q2=1 and q1=1)or(q2=3 and q1=8)or(q2=5 and q1=1)or(q2=10 and q1=1) then jieri=39。 時間校對功能 代碼： u: process(clk) begin if(clk39。139。 多功能時鐘 芯片版圖 通過總網(wǎng)表電路繪制電子鐘芯片版圖，芯片面積為 145um*142um。 致謝語 30 致謝語 很快！就要為自己四年的大學(xué)生涯畫上一個句號了。event and clk=39。 entity minute is port(c0: in std_logic。 end if。event and c1=39。 use 。 end if。139。 jiaodui:in std_logic。 entity nong1 is port(run:in std_logic。 run2:out std_logic。event and clk=39。039。 use ieee. 。 architecture a of day is signal q: integer:=24。 else q = q+1。 use 。 begin process(c0,q) begin if(c039。c0=39。 最后，誠摯而衷心的感謝于百忙中對本文提出寶貴意見并做出評審的各位老師！ 參考文獻 31 參考文 獻 [1]王鈿 .卓興旺 .基于 Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計 [M].國防工業(yè)出版社 .2020:1121 [2]陳學(xué)英 .李穎 . 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[12]白冰洋 .現(xiàn)場可編程邏輯門陣列（ FPGA）技術(shù)的應(yīng)用研究 [D].西北工業(yè)大學(xué) .2020附錄 32 附錄 秒鐘模塊 : library ieee。因為 cadence 軟件內(nèi)自帶DRACULA 工具，所以可以不用自己編寫代碼，經(jīng)過 DRC 檢查后，對于有違反設(shè)計規(guī)則的部分再進行修改最終順利通過，確保版圖沒有違反設(shè)計規(guī)則。 ) then naoling=39。q1=minute2。 代碼解釋： 當(dāng)日期為元旦節(jié)（ 1 月 1 日）、婦女節(jié)（ 3月 8日）、勞動節(jié)（ 5 月 1 日）、國慶節(jié)（ 10 月 1 日）時，則節(jié)日假期信號提醒為高電平。139。 圖 413 年模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了年模塊網(wǎng)表電路。而每當(dāng) q4為 30，期間 c3（計數(shù)月的時鐘）為高電平，否則為低電平。 圖 49 日模塊網(wǎng)表電路 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了日模塊網(wǎng)表電路。139。139。 end if。 q0=q。再獨立設(shè)置一個鬧鐘進程，當(dāng)鬧鐘允許信號 timing 有效時，比較當(dāng)前的時間（ year， month， day， hour， minute， second）是否與鬧鈴時間（ year1， month1，day1， hour1， minute1， second1）相等，若相等則 rco 信號輸出高電平直到允許信 號timing 關(guān)閉。系統(tǒng)的整體要求是要有最頂層電路 , 而具體的邏輯電路的實現(xiàn)要具有最下層。二是波形的圖形顯示是簡單的，它和所用到代碼沒有特別直接的相關(guān)性，不能依據(jù)波形來直接對代碼做出調(diào)試。 成功的設(shè)計出一個正常的電路使我們進行功能仿真的最終目的，它不是一個單一的過程，而是在綜合、時序仿真等過 程之后所形成了一個反饋工作的過程，只有這個過程收斂，其它環(huán)節(jié)的進行才是有價值的。一般的工藝庫，工作環(huán)境的影響因素或者影響的參數(shù)主要有電源電壓、溫度、工藝偏差、互連模型，采用 report_lib 命令可以列出工藝庫中的各項參數(shù)。如果設(shè)計中多直觀性有更多的需求，那圖形界面 design vision 將是我們的選擇。整個過程 涉及了 EDA 設(shè)計的完整流程，可以很方便地通過修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。 Synopsys 的應(yīng)用 基于 Synopsys 的芯片設(shè)計流程可以分為前端流程和后端流程，前端流程主要是系統(tǒng)設(shè)計、邏輯綜合并向 foundry 提交網(wǎng)表，后端流程主要是進行版圖設(shè)計。 analyze 命令主要是為了對 RTL 代碼進行分析和翻譯，同時將過程的中間結(jié)果量存入到預(yù)先指定的庫位置中，而下一步工藝映射的準(zhǔn)備則少不了以 Elaborate 命令來設(shè)計并且建立好一個結(jié)構(gòu)級的且與工藝無關(guān)的描述。最后就是設(shè)計的綜合與結(jié)果報告。但是，即使分支覆蓋以及代碼行的覆蓋都能夠超過 95％甚至 100%，代碼的驗證也不能說是達到了 100％，除了所有的分支覆蓋都可以進行組合遍歷。 圖 22基于 Modelsim的設(shè)計流程圖 綜合分析 布局布線 時序仿真 編程和配置 生成變成文件 建立對應(yīng)器件鏈接文件 轉(zhuǎn)換變成文件 設(shè)計輸入 第三章：時鐘芯片設(shè)計方案 7 第三章 時鐘芯片 設(shè)計方案 多功能時鐘的設(shè)計指標(biāo) 技術(shù)指標(biāo)： A、具有數(shù)字電子鐘的基本功能：擁有年月日時分秒顯示，并且月日的顯示要有陰陽歷兩種顯示，時為 12 小時制顯示； B、支持閏年閏月提醒、傳統(tǒng)節(jié)假日提醒和日程提醒功能； C、支持時間校對功能； D、支持鬧鈴功能，且鬧鈴音樂 1632Kbs 播放。