【正文】 ，并且計數(shù)月的時鐘 c3跳變?yōu)楦唠娖健?代碼解釋：時鐘模塊輸出的 c2作為 日模塊的脈沖，當時鐘 c2 變化時運行此模塊進程，當 q3 計數(shù)到 30 的時候則 q3 賦值為 1 繼續(xù)計數(shù)從而構成一個 30進制的計數(shù)器。 q3=q。 end if。039。 else q = q + 1。c3=39。139。 日模塊 代碼： u4: process(c2,q) begin if(c239。 圖 46(a) 時鐘模塊仿真圖 圖 46(b) 時鐘模塊仿真圖 由波形可見這是一個 112的 12進制計數(shù)器。而每當q0為 11，期間 c2（計數(shù)日的時鐘）為高電平，否則為低電平。 end。 end PROCESS。 end if。c2=39。139。 c22=c22+1。139。 時鐘模塊 代碼： u3: begin process(c1,q) begin if(c139。 圖 44(a) 分鐘模塊仿真圖 第四章：時鐘芯片各模塊的設計及仿真 13 圖 44(b)分鐘模塊仿真圖 由波形可見這是一個 059的 60進制計數(shù)器。而每當q0為 59，期間 c1（計數(shù)時的時鐘）為高電平，否則為低電平。 end。 end PROCESS。 end if。c1=39。139。) then if q=59 then q=1 。event and c0=39。 圖 43 秒鐘模塊網(wǎng)表電路 當時間從 59s到 0s跳轉(zhuǎn)時， c0自動跳變?yōu)?1，此時 c0 為分鐘脈沖 第四章：時鐘芯片各模塊的設計及仿真 12 在 Design Compiler 工具下將秒鐘模塊的 VHDL 語言描述的電路轉(zhuǎn)換為工藝庫器件從而生成了秒模塊網(wǎng)表電路。由圖片可以看出，這是一個初值為 51s 的秒模塊，當時間為 59s 并且上升沿到來時自動跳轉(zhuǎn)為 0，并且計數(shù)分的時鐘 c0 跳變?yōu)楦唠娖健?代碼解釋：當時鐘 clk變化時運行此模塊進程，當 q0計數(shù)到 59的時候則 q0 賦值為 1 繼續(xù)計數(shù)從而構成一個 60進制的計數(shù)器。 q0=q。 end if。039。 else q = q+1。 c0=39。139。 第四章：時鐘芯片各模塊的設計及仿真 10 圖 41 設計原理圖 基本顯示功能 秒鐘模塊 代碼： u1: process(clk,q) begin if(clk39。設置一個節(jié)日提醒進程以當前月份（ month）和當前日（ day）為敏感信號，時刻把當前的月日與事先設置好的節(jié)日做比較，當滿足相等的時候 jieri 信號輸出高電平。再獨立設置一個鬧鐘進程，當鬧鐘允許信號 timing 有效時，比較當前的時間（ year， month， day， hour， minute， second）是否與鬧鈴時間（ year1， month1，day1， hour1， minute1， second1）相等，若相等則 rco 信號輸出高電平直到允許信 號timing 關閉。判斷是否符合預置校對時間信號 jiaodui 為高電平。中國傳統(tǒng)節(jié)日的提醒信號 jieri,即當為中國的傳統(tǒng)節(jié)日的時候 jieri會輸出高電平。設置一個預置鬧鈴信號 timing， timing 為高電平的時候設置的時鐘鬧鈴有效，當鬧鈴時間到則鬧鈴信號 naoling 輸出高電平，直到 timing 為低電平的時候 naoling 恢復低電平（即鬧鐘響后，要按下開關鬧鐘才會停止）。可以設置一個基本的輸入時鐘 clk 作為激勵來觸發(fā)小時進行計數(shù)，再設置內(nèi)部時鐘，來觸發(fā)日、月、年的計數(shù)。 設計出現(xiàn)誤差時 ,可第三章：時鐘芯片設計方案 8 以用校時電路即 set 端口進行校正。月計數(shù)器滿 12后向年計數(shù)器進位 ,日計數(shù)器滿 30 后向月計數(shù)器進位 ,小時計數(shù)器滿 12 向日計數(shù)器進位。數(shù)字電子鐘是由計數(shù)器、比較器、計數(shù)器、校時電路和 存儲器 組成。系統(tǒng)的整體要求是要有最頂層電路 , 而具體的邏輯電路的實現(xiàn)要具有最下層。 而基于 Modelsim 和 Design Compiler 的數(shù)字電子鐘 ，其都是 在軟件 上 操作的， 所以成本 很低， 且數(shù)字系統(tǒng)的設計采用自頂向下、由粗到細 , 逐步分解的設計方法。計算機的數(shù)據(jù)傳輸以及網(wǎng)絡通訊，廣泛使用的各種智能 IC 卡，工業(yè)自動化過程中對實時控制盒數(shù)據(jù)的處理，民用高級轎車里的安全系統(tǒng)保障，全自動洗衣機的控制、攝影機，甚至在程控玩具、寵物機等等，都離不開 VHDL。它提供 的調(diào)試環(huán)境是相當不錯的 ， 是單內(nèi)核 仿真器中 支持 Verilog 和 VHDL 混合仿真的 唯一。 E、支持背景圖案顯示； F、芯片版圖成正方形，且控制版圖面積為 150um*150um 以內(nèi)。一個大型項目中對于 Debussy 的引進，至少提高了 3倍的調(diào)試效率。不過這個不足以為其因為這種觀察功能是很多的 EDA 工具都有的。當然，這些缺點不僅 Modelsim 軟件有，其他優(yōu)秀的仿真工具也會存在這樣的問題，從而可以知道這是歷史以來就存在的問題，所以現(xiàn)今有人則提出，“先轉(zhuǎn)儲而后觀察調(diào)試”方法，這需要處于 Verilog 語言環(huán)境下，而用 dump XXX 作為開頭的系統(tǒng)函 數(shù)就是我們用于做波形轉(zhuǎn)儲的。二是波形的圖形顯示是簡單的，它和所用到代碼沒有特別直接的相關性，不能依據(jù)波形來直接對代碼做出調(diào)試。由仿真波形圖我們可以看出代碼哪里出錯，但是Modelsim 中的波形窗口在大的仿真中有諸多缺陷。 Modelsim 的 Code coverage 除了能對各個激勵對代碼的“行覆蓋”和“分支覆蓋”進行記錄，還能對每一激勵的覆蓋記錄做出合并，使覆蓋率處于一個全面監(jiān)測下的狀態(tài)。因為正常來說一個激勵只能驗證電路的某個功能 ，所以整個電路的功能驗證是由許多的激勵共同來完成的。在大的設計中，倘若想以一個激勵就將一個模塊或設計做出完整驗證是不符合實際的。代碼覆蓋率 作為保證高質(zhì)量代碼的必要條件，其意義可想而知，但它卻不是充分條件。用于驗證激勵的完整性，是代碼質(zhì)量檢測一個重要的手段。除此之外，代碼排錯也是一個功能，而功能仿真也是代碼排錯的非常重要的方式之一 [2]。 成功的設計出一個正常的電路使我們進行功能仿真的最終目的，它不是一個單一的過程，而是在綜合、時序仿真等過 程之后所形成了一個反饋工作的過程，只有這個過程收斂，其它環(huán)節(jié)的進行才是有價值的。時序仿真，就是我們所說的后仿真，體現(xiàn)在電路對特定的工藝環(huán)境的映射下，在對電路的路徑延遲和門延遲做出了考慮并且對電路行為的影響后，從而對電路的行為是否能在一定條件下來滿足設計構想的比較過程。 出發(fā)點則是為了在軟件的環(huán)境下 ，對電路的行為是否和設想的一致做驗證。 Modelsim 擁有單一內(nèi)核支持多種語言的能力， VHDL、 Verilog、 System Verilog、 System C 等，而且支持這些語言的混合仿真。 圖 21基于 Design Compiler的設計流程圖 Modelsim 介紹 ModelSim 是 Mentor 公司在 IC 界 仿真軟件 中最為讓人接受的 HDL 語言 仿真軟件 ，是RTL 結構設計 設置工具參數(shù) 選定工藝庫文件 讀入設計 設置工作環(huán)境 更改 設計層次 深度優(yōu)化 設置約束 初步綜合 時序分析 滿足約束？ 輸出網(wǎng)表和報告 時序分析 滿足約束？ 輸出網(wǎng)表和報告 N Y Y N Y N 滿足約束？ 第二章： Design Compiler和 Modelsim簡介 5 現(xiàn)今業(yè)界最流行的 FPGA 仿真器之一。這里我們可以采用平面圖編輯器和約束圖編輯器的圖形化界面對時序和管教約束 [2]。設計約束明確了設計的目標，設計目標主要包含了面積目標和時延目標兩個部分，對應的，則是設計約束的組成也是靠面積約束和時延約束兩個部分。而 DC 中關于連線負載的設定上包括了兩個方面：第二章： Design Compiler和 Modelsim簡介 4 連線負載模式和連線負載的大小。一般的工藝庫，工作環(huán)境的影響因素或者影響的參數(shù)主要有電源電壓、溫度、工藝偏差、互連模型，采用 report_lib 命令可以列出工藝庫中的各項參數(shù)。這樣的做法在于，要進行實例唯一化，是因為多種電路形式來實現(xiàn)相同模塊的不同實例可以在 DC綜合的過程中使用，這就使得在 uniquify 命令能夠完成實例唯一化的前提下，所看到 DC 中工作的這些實例是一些不相同的設計。而實例唯一化的引出即是當設計過程中的某個子模塊被多次調(diào)用而來的。 在進行下一步的工作之前，需要將 連接中定義的模塊建立與設計中調(diào)用的子模塊建立起對應的關系，這種過程稱為鏈接。 Read命令下，則可將 elaborate 和 analyze 的工作完成，與此同時，我們還能用 read 命令對 EDIF 進行格式設計、對 db 進行讀取。設計的讀入有兩種方法： analyze 加 elaborate 和 read。 使用 Design piler 首先要啟動文件，啟動文件用來指定綜合工具所需要的一些初始化信息。 Tcl 模式下的工具在啟動之前，我們需要做好四項準備工作：工具的啟動文件、設計的 HDL源文件、設計的約束條件、采用的工藝庫文件。如果設計中多直觀性有更多的需求，那圖形界面 design vision 將是我們的選擇。 synopsys 公司的綜合工具 Design Compiler 是現(xiàn)下比較流行的目前綜合工具，在實踐和設計的過程中，我們將使用這一工具?？傮w上來說， design piler 作為一種綜合性的工具，在VHDL 或 verilog 產(chǎn)生相對的 RTL 級文件后，對設計設置約束條件， 如時序、面積等，產(chǎn)生出對應的設計網(wǎng)表，供應于后端布局布線的使用。 第二章： Design Compiler和 Modelsim簡介 3 第二章： Design Compiler 和 Modelsim 簡介 Design Compiler 介紹 Design Compiler 能夠?qū)r序電路或者層次化的組合電路來優(yōu)化其可布性、面積和速度?；?Synopsys的前端設計流程主要分為以下幾個步驟： 1 編寫 RTL HDL 程序代碼； 2 用 LEDA 工具對程序進行語法驗證； 3 用 VCS— MX TestBench 工具進行功能仿真 。它提供約束驅(qū)動時序最優(yōu)化，從速度、面積和功耗等方面來優(yōu)化電路設計，支持平直或?qū)哟位O計；最終得出多種于性能上的報告，從 而在提高設計性能的同時也減少了設計的時間。本設計涉及了 EDA 設計的 完整流程，可以很方便地通過修改增刪，應用于各種相關系統(tǒng)中。 Synopsys 軟件中包含 20 多種設計及驗證工具，如代碼設計規(guī)則檢查工具 LEDA、 RTL 級仿真工具 VCSMX、綜合工具 Design Compiler、靜態(tài)時序分析工具 Prime Time、形式驗證工具 Formality 以及綜合工具 Synplity Pro 等。整個過程 涉及了 EDA 設計的完整流程，可以很方便地通過修改增刪，應用于各種相關系統(tǒng)中。以層次化的設計方法，自頂向下進行設計，最終把不同的功能模塊組合到一起，這個過程使用Modelsim 仿真軟件和 synopsys 平臺上的綜合軟件（ Design Compiler）進行設計編譯仿真，最終生成電路網(wǎng)表， 通過網(wǎng)表電路繪制出 電子鐘芯片版圖?；?Synopsys的多功能時鐘芯片的設計 I 基于 Synopsys 的多功能時鐘芯片的設計 [摘要 ] 本次設計 為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個性化功能，便在 基于硬件描述語言 VHDL 或 Verilog HDL 為基礎的 EDA 設計方法上，來設計新型的電子鐘。