【正文】 d_logic)。end。architecture bhv of keshe isponent toneport(key:in std_logic_vector(6 downto 0)。toneindex1:out std_logic_vector(3 downto 0))。end ponent。ponent notetabsport( clk:in std_logic。 toneindex2:out std_logic_vector(3 downto 0))。end ponent。ponent bmuxport(index1:in std_logic_vector(3 downto 0)。index2:in std_logic_vector(3 downto 0)。cs :in std_logic。toneindex:out std_logic_vector(3 downto 0))。end ponent。ponent tonetabaport ( index : in std_logic_vector(3 downto 0) 。 code :out std_logic_vector(3 downto 0) 。 high: out std_logic。 tone :out std_logic_vector(10 downto 0) )。end ponent。ponent speakeraport ( clk :in std_logic。 tone : in std_logic_vector(10 downto 0))。 spk : out std_logic)。end ponent。ponent fpq1port(clk12:in std_logic。 clk1:buffer std_logic)。end ponent。ponent fpq2port(clk1:in std_logic。 clk2:buffer std_logic)。end ponent。signal toneindex1:std_logic_vector(3 downto 0)。signal toneindex2:std_logic_vector(3 downto 0)。signal toneindex:std_logic_vector(3 downto 0)。signal tone1:std_logic_vector(10 downto 0)。signal clk:std_logic。signal clk1:std_logic。beginu0:fpq1 port map(clk12,clk)。u1:fpq2 port map(clk,clk1)。u2:tone port map(key,toneindex1)。u3:notetabs port map(clk1,toneindex2)。u4:bmux port map(toneindex1,toneindex2,cs,toneindex)。u5:tonetaba port map(toneindex,code1,high1,tone1)。u6:speakera port map(clk12,tone1,spkout)。end。4編譯、仿真、下載驗證1）建立頂層設計文件夾MYEDADZQ在硬盤適當位置建立MYEDADZQ文件夾中。注意：該文件夾的路徑中不能包含漢字。路徑中的所有目錄和子目錄的名稱都必須符合VHDL的語法規(guī)則。2）子模塊文件的設計打開QuartusII，輸入所有的子模塊源程序后保存在MYEDADZQ文件夾下，并進行查錯操作。3）頂層模塊文件設計打開QuartusII，輸入源程序后進行保存、查錯、編譯、功能和時序仿真等相關操作。由于本設計從功能和時序仿真圖上來判斷設計是否成功不太直觀。最好的方法是完成下載驗證通過實際電路驗證，所以這里給出仿真結果有誤差不是很符合實際效果。下面只給出頂層設計的時序仿真圖，如圖四所示（圖四）1）鎖定引腳按照下表表一所示對應關系鎖定引腳。 表名稱引腳名稱引腳CLK8HZPIN_17KEY[0]PIN_1CLK12MHZPIN_92KEY[1]PIN_2CODE1[0]PIN_39KEY[2]PIN_3CODE1[1]PIN_40KEY[3]PIN_4CODE1[2]PIN_41KEY[4]PIN_5CODE1[3]PIN_42KEY[5]PIN_6CSPIN_10KEY[6]PIN_7HIGH1PIN_11SPKOUTPIN_1292）下載驗證，按照前面所述的方法進行程序配置，然后進行驗證演示5 總結通過這些日子的設計，終于完成了簡易電子琴設計，該設計讓我懂得了許多的東西，包括專業(yè)方面和學習方面的，在系統(tǒng)設計上面我知道了要設計一個電子系統(tǒng)是要經(jīng)過許多步驟，包括硬件和軟件方面的知識，在學習方面，她讓我懂得了學習要扎實，一開始我很簡單的認為只要把VHDL語言弄懂了就算是完成了一個電子系統(tǒng)的設計，到了后來驗收時，我才發(fā)現(xiàn)我是錯誤的，這里面包括要對整個系統(tǒng)做到完全的把握，包括每一個步驟，還讓我自學了用protell畫一些簡單的系統(tǒng)原理圖，總之讓我明白了很多的東西，在該設計的過程中，我得到了李巖老師的幫助和指導，在此感謝李巖老師。參考文獻[1] ， 2004年7月[2] ，2004年10月[3] ，2007年6月[4] ，2007年4月[5]