eda課程設(shè)計(jì)--簡易頻率計(jì)設(shè)計(jì)-資料下載頁
2025-06-05 10:15本頁面
【正文】 RESET(RESET),.LOAD(load),.COUNTER_CLR(counter_clr))。 FREQUENCY_DISPLY_BLOCK u3(.DOUT(DOUT),.DCLK_IN(CLK),.RESET(RESET),.CDIN(cout_cdin))。 endmodule 山東建筑大學(xué)課程設(shè)計(jì)說明書 10 三、 仿真結(jié)果分析 仿真結(jié)果如圖所示，輸入標(biāo)準(zhǔn)時(shí)鐘頻率為 1MHz，經(jīng)過分頻后變成頻率為 的信號，將其與測試信號相與得到采樣信號 GATED_CLK，同時(shí)利用測試信號和 的分頻信號可以產(chǎn)生 LOAD 信號和 COUNTER_CLR 信號，它們和采樣信號的關(guān)系在圖上可以清楚的看出。圖中測試信號頻率為 2500Hz， 16進(jìn)制表示 為 09C4。 Dout 信號為要輸入 4 個(gè)共陰數(shù)碼管的信號，其高四位為片選控制，低七位為經(jīng)譯碼后輸入到數(shù)碼管的信號。 山東建筑大學(xué)課程設(shè)計(jì)說明書 11 以下為綜合后的頂層電路和各子電路圖： （ a）頂層模塊綜合后的電路 （ b） FREQUENCY_COUNTROL_BLOCK 模塊綜合后的電路 （ c） FREQUENCY_COUNTER_BLOCK 模塊綜合后的電路 山東建筑大學(xué)課程設(shè)計(jì)說明書 12 （ d） FREQUENCY_DISPLY_BLOCK 模塊綜合后的電路 山東建筑大學(xué)課程設(shè)計(jì)說明書 13 總結(jié)與致謝 通過這次 EDA 課程設(shè)計(jì)，我對課堂上所學(xué)到的理論知識的理解加深了許多， 自己動腦、動手設(shè)計(jì)的能力也得到了較大提高。在這次課程設(shè)計(jì)的過程中，我對 Verilog HDL 語言有了更深的認(rèn)識。通過查閱相關(guān)資料和動手設(shè)計(jì)我發(fā)現(xiàn)我以前對 Verilog HDL 語言的認(rèn)識太過膚淺，認(rèn)為 Verilog HDL 語言只能用于設(shè)計(jì)小型的電路系統(tǒng)。但有了更深刻的認(rèn)識之后我發(fā)現(xiàn)學(xué)好 Verilog HDL 語言可以設(shè)計(jì)出大規(guī)模的 、功能復(fù)雜的電路系統(tǒng)。我發(fā)現(xiàn)了動手實(shí)踐的重要性。動手實(shí)踐是理論知識得以靈活運(yùn)用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計(jì)工作的技術(shù)保證。只有遇到實(shí)際問題并根據(jù)自己對課堂上獲得的專業(yè)知識的理解來解決才能真正的提高自己的能力。這也提醒我在平時(shí)的學(xué)習(xí)生活中不能一味埋頭于課本知識，當(dāng)今社會競爭越來越激烈，社會對人才的要求越來越全面，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，必須靠實(shí)踐作支撐。雖然課設(shè)完成了，但是我意識到，我對 FPGA 技術(shù)僅僅只是停留在入門的階段，想要有更大的發(fā)展，更深入的研究，還需要更多的努力與實(shí)踐。 因此在學(xué)習(xí)之余我們應(yīng)該積極參加各種與專業(yè)知識有關(guān)的實(shí)踐活動和知識競賽，鞏固所學(xué)的理論知識，多注重培養(yǎng)實(shí)際動手能力和專業(yè)技術(shù)能力，這樣才能在以后的工作崗位上有所作為。 感謝學(xué)校和老師對我的培養(yǎng)，給我這個(gè)自己動手的機(jī)會和空間。經(jīng)過一段時(shí)間，終于在楊老師的幫助下完成了課程設(shè)計(jì)，對自己的能力有了很大的提升。在此我要感謝每一個(gè)幫助過我的人，他們今天對我的付出，成為我將來工作的動力。 山東建筑大學(xué)課程設(shè)計(jì)說明書 14 參考文獻(xiàn) [1] 江國強(qiáng)編著． EDA 技術(shù)與應(yīng)用（第三版）． .北京：電子工業(yè)出版社， 2021 [2] 夏宇聞編著． Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)教程． .北京：北京航空航天大學(xué)出版社， 2021 [3] 周祖成，程曉軍，馬卓釗編著．?dāng)?shù)字電路與系統(tǒng)教學(xué)實(shí)驗(yàn)教程．北京：科學(xué)出版社， 2021 [4] 周潤景，蘇良碧． 基于 Quartus II 的數(shù)字系統(tǒng) Verilog HDL 設(shè)計(jì)實(shí)例詳解．北京：電子工業(yè)出版社， 2021 [5] 云創(chuàng)工作室 ． Verilog HDL 程序設(shè)計(jì)與實(shí)踐 ．北京： 人民郵電出版社 ， 2021 [6] 劉福奇 ， 劉波 ． Verilog HDL 應(yīng)用程序設(shè)計(jì)實(shí)例精講 ．北京： 電子工業(yè)出版社 ， 2021 [7] 張延偉 ， 楊金巖 ， 葛愛 學(xué) ． verilog hdl 程序設(shè)計(jì)實(shí)例詳解．北京： 人民郵電出版社 ， 2021
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