【正文】 2022/5/24 101 Verilog HDL的語句 語句是構(gòu)成 Verilog HDL程序不可缺少的部分。Verilog HDL的語句包括賦值語句、條件語句、循環(huán)語句、結(jié)構(gòu)說明語句和編譯預(yù)處理語句等類型，每一類語句又包括幾種不同的語句。在這些語句中，有些語句屬于順序執(zhí)行語句，有些語句屬于并行執(zhí)行語句。 2022/5/24 102 1. 賦值語句 1） 門基元賦值語句 格式 基本邏輯門關(guān)鍵字 （ 門輸出 ， 門輸入 1， 門輸入 2， … ， 門輸入 n） ； 基本邏輯門關(guān)鍵字是 Verilog HDL預(yù)定義的邏輯門 ，包括 and、 or、 not、 xor、 nand、 nor等；圓括弧中內(nèi)容是被描述門的輸出和輸入信號(hào) 。 例如 ， 具有 a、b、 c、 d四個(gè)輸入和 y為輸出與非門的門基元賦值語句為 nand（ y， a， b， c， d） ； 2022/5/24 103 2) 連續(xù)賦值語句 格式 assign 賦值變量 = 表達(dá)式； 例如 assign y = ~（ a amp。 b amp。 c amp。 d） ； 連續(xù)賦值語句的 “ =”號(hào)兩邊的變量都應(yīng)該是wire型變量。在執(zhí)行中，輸出 y的變化跟隨輸入 a、 b、c、 d的變化而變化，反映了信息傳送的連續(xù)性。 2022/5/24 104 3) 過程賦值語句 過程賦值語句出現(xiàn)在 initial和 always塊語句中 ，賦值符號(hào)是 “ =”， 格式為 賦值變量 = 表達(dá)式； 在過程賦值語句中，賦值號(hào) “ =”左邊的賦值變量必須是 reg（寄存器）型變量，其值在該語句結(jié)束即可得到。如果一個(gè)塊語句中包含若干條過程賦值語句，那么這些過程賦值語句是按照語句編寫的順序由上至下一條一條地執(zhí)行，前面的語句沒有完成，后面的語句就不能執(zhí)行，就象被阻塞了一樣。因此，過程賦值語句也稱為阻塞賦值語句。 2022/5/24 105 4) 非阻塞賦值語句 非阻塞賦值語句也是出現(xiàn)在 initial和 always塊語句中 ，賦值符號(hào)是 “ =”， 格式為 賦值變量 = 表達(dá)式； 在非阻塞賦值語句中，賦值號(hào) “ =”左邊的賦值變量也必須是 reg型變量，其值不象在過程賦值語句那樣，語句結(jié)束時(shí)即刻得到，而在該塊語句結(jié)束才可得到。 2022/5/24 106 2. 條件語句 條件語句包含 if語句和 case語句 ， 它們都是順序語句 ， 應(yīng)放在 always塊中 。 1) if語句 完整的 Verilog HDL的 if語句結(jié)構(gòu)如下： if (表達(dá)式 ) begin 語句 。 end else if (表達(dá)式 ) begin 語句 。 end else begin 語句 。 end 2022/5/24 107 2) case語句 case語句是一種多分支的條件語句 ， 完整的 case語句的格式為 case (表達(dá)式 ) 選擇值 1 : 語句 1。 選擇值 2 : 語句 2。 … 選擇值 n : 語句 n。 default : 語句 n+1。 endcase 2022/5/24 108 case語句還有兩種變體語句形式，即 casez和 casex語句。 casez和 casex語句與 case語句的格式完全相同，它們的區(qū)別是：在 casez語句中，如果分支表達(dá)式某些位的值為高阻 z，那么對(duì)這些位的比較就不予以考慮，只關(guān)注其他位的比較結(jié)果。 在 casex語句中，把不予以考慮的位擴(kuò)展到未知 x，即不考慮值為高阻 z和未知 x的那些位，只關(guān)注其他位的比較結(jié)果。 2022/5/24 109 3. 循環(huán)語句 循環(huán)語句包含 for語句 、 repeat語句 、 while語句和 forever語句 4種 。 1) for語句 for語句的語法格式為 for (循環(huán)指針 = 初值 。 循環(huán)指針 終值 。 循環(huán)指針 = 循環(huán)指針 + 步長(zhǎng)值 ) begin 語句 。 end 2022/5/24 110 2. repeat語句 語法格式 repeat（ 循環(huán)次數(shù)表達(dá)式 ） 語句； 2022/5/24 111 4. 結(jié)構(gòu)聲明語句 Verilog HDL的任何過程模塊都是放在結(jié)構(gòu)聲明語句中 ， 結(jié)構(gòu)聲明語句包括 always、 initial、task和 function等 4種結(jié)構(gòu) 。 1) always塊語句 在一個(gè) Verilog HDL模塊 （ module） 中 ，always塊語句的使用次數(shù)是不受限制的 ， 塊內(nèi)的語句也是不斷重復(fù)執(zhí)行的 。 always塊語句的語法結(jié)構(gòu)為 2022/5/24 112 always @(敏感信號(hào)表達(dá)式 ) begin // 過程賦值語句 。 // if語句 ， case語句 。 // for語句 ， while語句 ， repeat語句 。 // tast語句 、 function語句 。 end 2022/5/24 113 在 always 塊 語 句 中 ， 敏 感 信 號(hào) 表 達(dá) 式（ eventexpression） 應(yīng)該列出影響塊內(nèi)取值的所有信號(hào) （ 一般指設(shè)計(jì)電路的輸入信號(hào) ） ， 多個(gè)信號(hào)之間用 “ or”連接 。 當(dāng)表達(dá)式中任何信號(hào)發(fā)生變化時(shí) ， 就會(huì)執(zhí)行一遍塊內(nèi)的語句 。 塊內(nèi)語句可以包括：過程賦值 、 if、 case、 for、 while、 repeat、tast和 function等語句 。 敏感信號(hào)表達(dá)式中用 “ posedge”和“ negedge”這兩個(gè)關(guān)鍵字來聲明事件是由時(shí)鐘的上升沿或下降沿觸發(fā)。 always @( posedge clk)表示事件由 clk的上升沿觸發(fā)； always @( negedge clk)表示事件由 clk的下降沿觸發(fā)。 2022/5/24 114 2) initial語句 initial語句的語法格式為 initial begin 語句 1。 語句 2。 … end initial語句的使用次數(shù)也是不受限制的，但塊內(nèi)的語句僅執(zhí)行一次，因此 initial語句常用于仿真中的初始化。 2022/5/24 115 3) task語句 task語句用來定義任務(wù) 。 任務(wù)類似高級(jí)語言中的子程序 ， 用來單獨(dú)完成某項(xiàng)具體任務(wù) ， 并可以被模塊或其他任務(wù)調(diào)用 。 利用任務(wù)可以把一個(gè)大的程序模塊分解成為若干小的任務(wù) ， 使程序清晰易懂 ， 而且便于調(diào)試 。 可以被調(diào)用的任務(wù)必須事先用 task語句定義 ， 定義格式如下 2022/5/24 116 task 任務(wù)名 。 端口聲明語句 。 類型聲明語句 。 begin 語句 。 end endtask 2022/5/24 117 4) function語句 function語句用來定義函數(shù) ,函數(shù)定義格式如下 function [最高有效位 :最低有效位 ] 函數(shù)名 。 端口聲明語句 。 類型聲明語句 。 begin 語句 。 end endfunction 2022/5/24 118 函數(shù)調(diào)用的格式如下 函數(shù)名 （ 關(guān)聯(lián)參數(shù)表 ） ； 函數(shù)調(diào)用一般是出現(xiàn)在模塊 、 任務(wù)或函數(shù)語句中 。通過函數(shù)的調(diào)用來完成某些數(shù)據(jù)的運(yùn)算或轉(zhuǎn)換 。 2022/5/24 119 不同抽象級(jí)別的 Verilog HDL模型 Verilog HDL是一種用于邏輯電路設(shè)計(jì)的硬件描述語言 。 用 Verilog HDL描述的電路稱為該設(shè)計(jì)電路的 Verilog HDL模型 。 Verilog HDL具有行為描述和結(jié)構(gòu)描述功能 。 行為描述是對(duì)設(shè)計(jì)電路的邏輯功能的描述 ， 并不用關(guān)心設(shè)計(jì)電路使用那些元件以及這些元件之間的連接關(guān)系 。 行為描述屬于高層次的描述方法 ， 在 Verilog HDL中 ， 行為描述包括系統(tǒng)級(jí) （ System Level） 、算法級(jí) （ Algorithm Level） 和寄存器傳輸級(jí) （ RTL：Register Transfer Level） 等 3種抽象級(jí)別 。 2022/5/24 120 結(jié)構(gòu)描述是對(duì)設(shè)計(jì)電路的結(jié)構(gòu)進(jìn)行描述 ， 即描述設(shè)計(jì)電路使用的元件及這些元件之間的連接關(guān)系 。 結(jié)構(gòu)描述屬于低層次的描述方法 ， 在Verilog HDL， 結(jié)構(gòu)描述包括門級(jí) （ Gate Level）和開關(guān)級(jí) （ Switch Level） 2種抽象級(jí)別 。 在 Verilog HDL的學(xué)習(xí)中，應(yīng)重點(diǎn)掌握高層次描述方法，但門級(jí)描述在一些電路設(shè)計(jì)中也有一定的實(shí)際意義。 2022/5/24 121 1. Verilog HDL門級(jí)描述 用于門級(jí)描述關(guān)鍵字包括： not（ 非門 ） 、 and（ 與門 ） 、 nand（ 與非門 ） 、 or（ 或門 ） 、 nor（ 或非門 ） 、 xor（ 異或門 ） 、 xnor（ 異或非門 ） 、 buf（ 緩沖器 ） 以及 bufif bufif0、 notif notif0等各種三態(tài)門 。 門級(jí)描述語句格式為 門類型關(guān)鍵字 例化門的名稱 （ 端口列表 ） ； 其中， “ 例化門的名稱 ” 是用戶定義的標(biāo)識(shí)符，屬于可選項(xiàng)；端口列表按：（輸出，輸入，使能控制端）的順序列出。 2022/5/24 122 Verilog HDL的行為級(jí)描述 Verilog HDL的行為級(jí)描述是最能體現(xiàn) EDA風(fēng)格的硬件描述方式，它既可以描述簡(jiǎn)單的邏輯門，也可以描述復(fù)雜的數(shù)字系統(tǒng)乃至微處理器；既可以描述組合邏輯電路，也可以描述時(shí)序邏輯電路。 2022/5/24 123 本章小結(jié) 1. 邏輯函數(shù)的表示方法 真值表 表達(dá)式 邏輯圖 2022/5/24 124 2. 組合邏輯電路的分析方法 邏輯圖 表達(dá)式 真值表 電路功能 BABABABABABAABBABAABFBABBAABAAB???????????????))((???????A B F 0 0 0 0 1 1 1 0 1 1 1 0 電路功能：異或電路 例：分析下圖電路 A B amp。 amp。 amp。 F amp。 ? ? ? 2022/5/24 125 3. 組合邏輯電路的設(shè)計(jì)方法 邏輯問題 標(biāo)準(zhǔn)式 真值表 公式簡(jiǎn)化 卡諾圖 圖形簡(jiǎn)化 簡(jiǎn)化式 表達(dá)式轉(zhuǎn)換 邏輯圖 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 三人表決器 BCACABBCACABABCCABCBABCAF??????????amp。 amp。 F amp。 amp。 A B C 2022/5/24 126 module bjq3(a,b,c,f)。 input a,b,c。 output f。 assign f=aamp。b|aamp。c|bamp。c。 endmodule module adder(a,b,cin,sum,cout)。 input a,b,cin。 output sum,cout。 assign {cout,sum}=a+b+cin。 endmodule 2022/5/24 127 module bjq3_2(a,b,c,f)。 input a,b,c。 output f。 reg f。 always begin case ({a,b,c}) 39。b000 :f=0。 39。b001 :f=0。 39。b010 :f=0。 39。b011 :f=1。 39。b100 :f=0。 39。b101 :f=1。 39。b110 :f=1。 39。b111 :f=1。 default :f=0。 endcase end endmodule 2022/5/24 128 module bjq(a,f)。 parameter width=10。 input [width1:0] a。 output f。 reg[3:0] s