eda設(shè)計(jì)流程及其工具-資料下載頁(yè)
2025-01-12 16:51本頁(yè)面
【正文】 HDL綜合器 性能良好的 FPGA/CPLD設(shè)計(jì)的 HDL綜合器有如下三種： ? Synopsys公司的 FPGA Compiler、 FPGA Express綜合器。 ? Synplicity公司的 Synplify Pro綜合器。 ? Mentor子公司 Exemplar Logic的 LeonardoSpectrum綜合器。 綜合器的使用也有兩種模式： 圖形模式和命令行模式 (Shell模式 )。 仿真器 按處理的硬件描述語(yǔ)言類(lèi)型分 ， HDL仿真器可分為： (1) VHDL仿真器 。 (2) Verilog仿真器 。 (3) Mixed HDL仿真器 (混合 HDL仿真器 ， 同時(shí)處理 Verilog與 VHDL)。 (4) 其他 HDL仿真器 (針對(duì)其他 HDL語(yǔ)言的仿真 )。 按仿真的電路描述級(jí)別的不同 ， HDL仿真器可以單獨(dú)或綜合完成以下各仿真步驟： (1) 系統(tǒng)級(jí)仿真 。 (2) 行為級(jí)仿真 。 (3) RTL級(jí)仿真 。 (4) 門(mén)級(jí)時(shí)序仿真 。 適配器 (布局布線器 ) 下載器 (編程器 ) 適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線 。適配 ， 即結(jié)構(gòu)綜合通常都由可編程邏輯器件的廠商提供的專(zhuān)門(mén)針對(duì)器件開(kāi)發(fā)的軟件來(lái)完成 。 這些軟件可以單獨(dú)或嵌入在廠商的針對(duì)自己產(chǎn)品的集成 EDA開(kāi)發(fā)環(huán)境中存在 。 Quartus II簡(jiǎn)介 IP 核 軟 IP是用 Verilog/VHDL等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。 固 IP是完成了綜合的功能塊。 硬 IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。 IP:知識(shí)產(chǎn)權(quán)或知識(shí)產(chǎn)權(quán)模塊。 IP 軟 IP 固 IP 硬 IP
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