【正文】 TTA 體系結(jié)構(gòu)也越來(lái)越流行 [55]，處理器效率的改進(jìn)主要依賴(lài)于流水線執(zhí)行效率， ILP(指令級(jí)并行度 )探索，編譯器性能變強(qiáng)，其中 ILP 映射包括調(diào)度和資源分配兩個(gè)環(huán)節(jié)，它們既可以用硬件實(shí)現(xiàn)，也可以由軟件完成，硬件方法用于超標(biāo)量體系結(jié)構(gòu)，即硬件負(fù)責(zé)檢測(cè)操作間關(guān)聯(lián)性和資源沖突，其最大的問(wèn)題是負(fù)責(zé)調(diào)度的硬件不易擴(kuò)展，而流水線效率則取決于流水線設(shè)計(jì)描述模型，在時(shí)鐘頻率不變的條件下，描述模型越優(yōu)化，流水線的執(zhí)行效率也就越高，對(duì)單周期，多周期的 ASIP 體系結(jié)構(gòu)描述，針對(duì)執(zhí)行部件的重用，描述流水線 ASIP 體系 結(jié)構(gòu)。 架構(gòu) 課題 ASIP 流水線以 MIPS（ Microprocessor without interlocked piped stages）為基礎(chǔ)來(lái)“描述 綜合”， MIPS 架構(gòu)是基于 OTA（ Operationtriggered architecture）操作觸發(fā)體系架構(gòu)的典范， MIPS 全稱(chēng)是無(wú)內(nèi)部互鎖流水級(jí)的微處理器，是 ASIP 設(shè)計(jì)領(lǐng)域研究的經(jīng)典藍(lán)本，其基于 OTA 架構(gòu)的流水線微結(jié)構(gòu)，也是學(xué)習(xí)研究的好例子，我國(guó)自主研發(fā)的龍芯系列處理器，采用的都是 64 位 MIPS 指令架構(gòu)，性能都非常強(qiáng)勁，圖 為 MIPS家族中的 ASE 系列， ASE 指可選專(zhuān)用擴(kuò)展含義，專(zhuān)為增強(qiáng) MIPS 具備特殊應(yīng)用進(jìn)行的設(shè)計(jì)。比如 DSP ASE 可以增強(qiáng) MIPS 處理器的信號(hào)處理能力，該系列的推出，也有一種ASIP 架構(gòu)的意味，在指令功能定制上有很強(qiáng)體現(xiàn)，非常值得 ASIP 設(shè)計(jì)者的關(guān)注。 圖 ： MIPS 架構(gòu)與 ASE 現(xiàn)在的 ASIP 架構(gòu)主要是基于 OTA 架構(gòu)的，還有一種架構(gòu)師基于 TTA武漢紡織大學(xué)碩士學(xué)位論文 （ Transporttriggered architecture）傳輸觸發(fā)體系結(jié)構(gòu)，采用這兩種架構(gòu)的 ASIP 除了都具有以上特點(diǎn)外，它們之間的區(qū)別在于， TTA，還能夠讓編譯器參與指令控制， TTA 與傳統(tǒng)的 OTA 之間的區(qū)別也是體現(xiàn)在編程方式上。 OTA 通過(guò)不同的操作時(shí)數(shù)據(jù)在內(nèi)部寄存器和功能單元之間傳輸，而 TTA 的編程則是體現(xiàn)在更低的層次，即數(shù)據(jù)傳輸層次上，通過(guò)這個(gè)優(yōu)勢(shì)，讓 ASIP 整體性能有所提高， OTA 相對(duì) TTA 比較主流，于現(xiàn)在的主流嵌入式 CPU 的架構(gòu)吻合，如 ARM， MIPS，等等，都是采用基于操作觸發(fā)體系架構(gòu)的 CPU，在 TTA 中，數(shù)據(jù)傳輸網(wǎng)絡(luò)和功能單元是完全分開(kāi)的，其流水線行為微結(jié)構(gòu)中，傳輸網(wǎng)絡(luò)和功能單元是相對(duì)獨(dú)立的，這種架構(gòu)適用編譯器調(diào)度，于 TTA 不同， OTA 架 構(gòu)還是采用了典型的 RISC 結(jié)構(gòu)的流水線微架構(gòu)， RISC（ Reduced Instruction Set Computer），精簡(jiǎn)指令系統(tǒng)計(jì)算機(jī)的五級(jí)流水線相對(duì) CISC（ Complex Instruction Set Computer），復(fù)雜指令計(jì)算機(jī)，要結(jié)構(gòu)清晰簡(jiǎn)單，它的核心是簡(jiǎn)化硬件設(shè)計(jì)，基于軟件技術(shù)的逐漸成熟，硬件上只需要執(zhí)行簡(jiǎn)單的特定指令，其他的復(fù)雜指令由編譯軟件用簡(jiǎn)單指令來(lái)組合而成。 RISC 的優(yōu)越技術(shù)和設(shè)計(jì)思想也給 ASIP 架構(gòu)設(shè)計(jì)提供了參考和借鑒。 ASIP 指令集 ISA MIPS（ ISA 指令集）特點(diǎn)主要體現(xiàn)在，（ 1）指令結(jié)構(gòu)清晰，只有 LOAD/STORE 指令執(zhí)行時(shí)需要訪問(wèn)存儲(chǔ)器，而其他的指令設(shè)計(jì)在執(zhí)行時(shí)都不會(huì)訪問(wèn)到存儲(chǔ)器。（ 2）采用基本的五級(jí)流水線設(shè)計(jì)。 MIPS 指令集的指令格式規(guī)整，指令長(zhǎng)度都為 4 個(gè)字節(jié)，指令操作碼在相同的邏輯位置上（ 3）編譯器的開(kāi)發(fā)周期短。編譯器在編譯高級(jí)語(yǔ)言程序時(shí)，很少用到復(fù)雜指令。 MIPS 指令的尋址方式類(lèi)型相對(duì)少。有利于編譯器的開(kāi)發(fā)實(shí)現(xiàn)。 MIPS 寄存器堆規(guī)范 采用標(biāo)準(zhǔn)的 32 位寄存器堆，共 32 個(gè)寄存器，標(biāo)號(hào)為 031。其中第 0 寄存器永遠(yuǎn)為全 0，第 31 寄存器是跳轉(zhuǎn)鏈接地址寄存器。當(dāng)遇到 j 類(lèi)指令時(shí)，會(huì) 31 號(hào)寄存器會(huì)存儲(chǔ)跳轉(zhuǎn)地址，設(shè)計(jì)者在編寫(xiě)匯編指令程序時(shí)，要注意每個(gè)寄存器的具體功能，以免程序運(yùn)行崩潰。如下表 所示，顯示了 MIPS 指令集的寄存器設(shè)計(jì)功能規(guī)則。 表 ：寄存器堆規(guī)范 寄存器編號(hào) 助記符 用途 $0 zero 常數(shù) 0 $1 at 匯編暫存寄存器 $2 $3 v0,v1 存儲(chǔ)執(zhí)行結(jié)果 $4$7 a0a3 過(guò)程調(diào)用的前幾個(gè)參數(shù) $8$15 t0t7 可以作為程序中的臨時(shí)變量不需要初始化 3 基于 OTA的 ASIP 架構(gòu)研究 17 $16$23 s0s7 可以作為 程序中的臨時(shí)變量需要初始化 $24 $25 t8 t9 可以作為程序中的臨時(shí)變量不需要初始化 $26 $27 k0 k1 保留給操作系統(tǒng)，通常被中斷或例外用來(lái)保存參數(shù) $28 gp 全局指針 $29 sp 堆棧指針 $30 s8/fp 作為程序指令的幀指針地址存儲(chǔ)器 $31 ra 過(guò)程返回地址 MIPS ISA 格式規(guī)范 MIPS 的指令集設(shè)計(jì)分為 R 型、 I 型和 J 型三類(lèi)指令，具體功能如下， R（ register）類(lèi)型的指令主要是做寄存器之間的計(jì)算操作，包括基本計(jì)算指令，寄存器操作指令等。 I（ immediate）類(lèi)型的指令特指訪存的指令，其中指令包含了訪存地址信息，訪存指令包括 LOAD/STORE 指令等。 J（ jump）類(lèi)型的指令特指跳轉(zhuǎn)指令，其中指令包含了跳轉(zhuǎn)地址信息，跳轉(zhuǎn)指令包括分支與跳轉(zhuǎn)指令等。 在數(shù)據(jù)類(lèi)型上，包括基本的 BYTE， WORD 和 DWORD。主要依賴(lài)是指令的設(shè)計(jì)，在執(zhí)行譯碼功能時(shí)，能譯碼得到 BYTE 等特定位數(shù)的數(shù)據(jù)信息。 圖 ： MIPS 指令格式表 如圖 所示，指令格式中的 OP（ OPeration）是指令操作碼， RS（ Register Source）是源操作數(shù)的寄存 器號(hào)， RD（ Register Destination）是目的寄存器號(hào)， RT（ Register Target）既可為源寄存器號(hào)，又可為目的寄存器號(hào)，由具體的指令決定。 FUNC（ function）可被認(rèn)為是擴(kuò)展的操作碼。 SA（ Shift Amount）由移位指令使用，定義移位位數(shù)。 Immediate是 16 位立即數(shù)，主要是存儲(chǔ)訪存的地址信息，由 LOAD 和 STORE 指令使用， Target主要是存儲(chǔ)跳轉(zhuǎn)地址信息，通過(guò)譯碼，給跳轉(zhuǎn)指令使用。 MIPS ISA 尋址方式，具體如圖 所示， 立即數(shù)尋址：操作數(shù)是一個(gè)常數(shù) ，常數(shù)的值存儲(chǔ)在指令本身中。 武漢紡織大學(xué)碩士學(xué)位論文 寄存器尋址：操作數(shù)是從寄存器中取出得到的。 PC 相對(duì)尋址： PC 的相對(duì)值是常數(shù)，在轉(zhuǎn)移指令計(jì)算轉(zhuǎn)移地址時(shí)執(zhí)行此操作。 基址偏移量尋址：操作數(shù)存在于存儲(chǔ)器里，一個(gè)寄存器中的內(nèi)容加上指令中的常數(shù)得到存儲(chǔ)器的地址。 偽直接尋址：轉(zhuǎn)移地址被跳轉(zhuǎn)執(zhí)行產(chǎn)生時(shí)執(zhí)行此操作。 op rs rt rd sa func 寄存器寄存器 op rs rt存儲(chǔ)器 op rs rt+ 字節(jié) 半字 字存儲(chǔ)器 op rs rt+ 字存儲(chǔ)器 op： 字PC地址立即數(shù)地址寄存器地址PC 圖 ： MIPS32 指令尋址方式 專(zhuān)用指令 指令集和與之相對(duì)應(yīng)的寄存器根據(jù)一定的規(guī)范組成了指令集體系結(jié)構(gòu)（ ISA）。只要是在相同的 ISA 下編寫(xiě)的程序，都能在基于相同指令集結(jié)構(gòu)的處理器上運(yùn)行。課題研究的 ASIP 架構(gòu)以 MIPS 為原型， ASIP 流水線以 MIPS（ Microprocessor without interlocked piped stages）為基礎(chǔ)來(lái)“描述 綜合”，其中的指令集體系結(jié)構(gòu)是以 MIPS 為基礎(chǔ)，特別重寫(xiě)定制了一些 MIPS 中沒(méi)有的指令，實(shí)現(xiàn) ASIP 指令定制特性，重定義 6 跳新指令，如表 所示 表 ：重定義指令 助記符 功能 類(lèi)型 NOP 空指令 無(wú)執(zhí)行操作，一條空指令 MOVI rt,imm 立即數(shù)賦值 相當(dāng)于 addi rt,$0,imm 3 基于 OTA的 ASIP 架構(gòu)研究 19 MOVIU rt,imm 立即數(shù)賦值 （無(wú)符號(hào)） 相當(dāng)于 addiu rt,$0,imm MOV rd,rs 寄存器賦值 相當(dāng)于 add rd,rs,0 CALL rs 子程序調(diào)用 相當(dāng)于 jalr rs RET 子程序返回 相當(dāng)于 jal $31 例如，將 $2 的值賦值給 $1: 采用的指令格式為 MOV $2,$1，將無(wú)符號(hào)立即數(shù) FF 加載到 $2:MOVIU $2,amp。Hff（如果立即數(shù)大于指令表示范圍，要采用移位指令，分高字節(jié)和低字節(jié)進(jìn)行響應(yīng)的運(yùn)算），如表所示的指令都是自行設(shè)計(jì)的指令格式，不同于 MIPS指令，屬于設(shè)計(jì)者為 ASIP 定制的一些新指令。 系統(tǒng)結(jié)構(gòu)描述 基于 OTA 架構(gòu)的 ASIP 體系結(jié)構(gòu)是一款經(jīng)典的架構(gòu)，代表作品是 MIPS 系列處理器，MIPS 是開(kāi)源的軟核處理器，針對(duì) MIPS 的系統(tǒng)描述，有助于將 OTA 架構(gòu)的 ASIP 體系結(jié)構(gòu)具體化，在單周期和多周期的描述階段，結(jié)構(gòu)化功能部件，達(dá)到流水線描述的結(jié)構(gòu)部件重用，基于具體化的 ASIP 數(shù)據(jù)通路結(jié)構(gòu)描述，在軟件中仿真驗(yàn)證，抽象提出流水線結(jié)構(gòu)層，重點(diǎn)針對(duì) ASIP 流水線進(jìn)行 Petri網(wǎng)建模。 單周期處理器 單周期處理器時(shí)鐘周期的上升沿到來(lái)時(shí)會(huì)在指令存儲(chǔ)器中取出一條新指令執(zhí)行，每條指令在一個(gè)時(shí) 鐘周期內(nèi)完成，在設(shè)計(jì)時(shí)要充分考慮程序指令的運(yùn)行時(shí)間，將處理器的時(shí)鐘周期與運(yùn)行耗時(shí)最長(zhǎng)的指令保持一致，以免時(shí)序紊亂。一個(gè)周期中，更新地址，取指，譯碼，執(zhí)行，存儲(chǔ)器操作和寄存器操作所有操作必須全部完成。每個(gè)時(shí)鐘上升沿到來(lái)時(shí)更新 PC 地址，同時(shí)在上升沿到來(lái)前，要完成上一條指令的所有譯碼工作，整個(gè)指令運(yùn)行階段，除了一個(gè)上升沿能觸發(fā)寄存器外，還有一個(gè)下降沿觸發(fā)，除此之外都采用組合邏輯解決，所以寫(xiě)回操作還有讀寄存器堆操作，都采用了下降沿觸發(fā)技術(shù)。且因?yàn)槊總€(gè)時(shí)鐘周期的時(shí)間長(zhǎng)短相同，要依照最長(zhǎng)延遲的指令時(shí)間來(lái)定，限制了的執(zhí)行 效率。 單周期 CPU 在每個(gè) CLK 上升沿時(shí)更新 PC，并讀取新的指令。 IF 過(guò)程應(yīng)該一個(gè)上升沿到來(lái)之前結(jié)束。單周期處理器時(shí)序示意如圖 。 圖 ：?jiǎn)沃芷谔幚砥鲿r(shí)序圖 lw j add 時(shí)間 CLK 指令 武漢紡織大學(xué)碩士學(xué)位論文 圖 是一個(gè)單周期處理器的頂層結(jié)構(gòu)。單周期處理器最小實(shí)現(xiàn)系統(tǒng)可表示為如圖 所示， 圖 ：?jiǎn)沃芷陧攲咏Y(jié)構(gòu)圖 （ 1） ALUSRCB：為 1 時(shí)，選擇擴(kuò)展的立即數(shù)；為 0 時(shí)，選擇寄存器數(shù)據(jù)。 （ 2） ALUOP： ALU 操作的控制碼。 （ 3） BRANCH：為 1 時(shí)，選擇轉(zhuǎn)移目標(biāo)地址；為 0 時(shí)，選擇 PC +4（圖中的 NPC）。 （ 4） JUMP：為 1 時(shí)，選擇跳轉(zhuǎn)目標(biāo)地址；為 0 時(shí)，選擇由 BRANCH 選出的地址。 （ 5） WRITEMEM：為 1 時(shí)寫(xiě)入存儲(chǔ)器。存儲(chǔ)器地址由 ALU 的輸出決定，寫(xiě)入數(shù)據(jù)為寄存器 rt 的內(nèi)容。 （ 6） MEMTOREG：為 1 時(shí)，選擇存儲(chǔ)器數(shù)據(jù)；為 0 時(shí)，選擇 ALU 輸出的數(shù)據(jù)。 （ 7） REGDES：為 1 時(shí)，選擇 rd；為 0 時(shí)，選擇 rt。 （ 8） WRITEREG：為 1 時(shí)寫(xiě)入寄存器堆，目的寄存器號(hào)是由 REGDES 選出的 rt或 rd，寫(xiě)入數(shù)據(jù)是由 MEMTOREG 選出的存儲(chǔ)器數(shù)據(jù)或 ALU 的輸 出結(jié)果。 （ 9） SE：符號(hào)擴(kuò)展。為 1 時(shí)，符號(hào)擴(kuò)展；為 0 時(shí)， 0 擴(kuò)展。 單周期處理器是多周期和流水線處理器的基礎(chǔ)。圖中采用最少的器件單元實(shí)現(xiàn)處理器的基本功能，能夠運(yùn)行預(yù)先設(shè)計(jì)的指令。控制單元 CU 發(fā)出各個(gè)功能部件的控制信號(hào)， CU PCCounter A DO Inst Memory PC DO + 1 Z OP FUNC JUMP MEMTOREG BRANCH WRITEMEM ALUOP ALUSRCB WRITEREG N1 WE N2 Q1 ND DI Q2 CK rs rt 0 1 EXPAND REGDES SE 0 1 + 0 1 A ALUOP Z R B EXPAND WE A DO DI 0 1 0 1 clock target rd imm Data Memory Register NPC 3 基于 OTA的 ASIP 架構(gòu)研究 21 結(jié)構(gòu)上采用組合邏輯，這樣可以實(shí)現(xiàn)在一個(gè)周期內(nèi)沒(méi)有時(shí)鐘上升沿的情況下完成譯碼功能。由于 Register 和 DataMemory 兩個(gè)單元需要有寄存器或 RAM 的寫(xiě)操作，只憑靠組合邏輯并不能完成，設(shè)計(jì)者采用時(shí)鐘下降沿作為這兩個(gè)部件的時(shí)鐘觸發(fā)信號(hào)，以便于寫(xiě)入正確的數(shù)據(jù)。由于寫(xiě)入數(shù)據(jù)往往是最后一步操作， 因此，一個(gè)占空比不對(duì)等的輸入時(shí)鐘也許更加有效率。 多周期處理器 多周期處理器相對(duì)單周期執(zhí)行效率高，一條指令