【正文】 ，不包括實現(xiàn)細(xì)節(jié)。 在基于描述 綜合的 ASIP 體系結(jié)構(gòu)的設(shè)計方法，可以分為如圖 所示的四個步驟， 圖 ：描述 綜合設(shè)計方法 武漢紡織大學(xué)碩士學(xué)位論文 行為描述指的是系統(tǒng)功能描述，在 ASIP 的設(shè)計前期非常重要，針對功能需求，設(shè)計定制特定的指令，例如定制符合飛行測控計算功能的復(fù)雜算數(shù)計算指令，手持終端人機(jī)界面交互功能的多媒體處理指令，對于服務(wù)器快速存儲功能的存儲指令，等等特殊指令的設(shè)計，都是在應(yīng)用分析階段完成，體系結(jié)構(gòu)設(shè)計指，現(xiàn)在主要分為三種設(shè)計方式，第一，慣例設(shè)計方式，即傳統(tǒng)設(shè)計方法，第二，系統(tǒng)設(shè)計方式，第三， MDA(model driver architecture,模型驅(qū)動架構(gòu) )設(shè)計方法， 主要區(qū)別就在于，慣例設(shè)計方法，更多的采用手動方式，設(shè)計的決策 依靠架構(gòu)師的經(jīng)驗，一般設(shè)計方案耗時太長，系統(tǒng)設(shè)計方式與 MDA設(shè)計方式更多的強(qiáng)調(diào)采用可執(zhí)行語言描述，在這個階段，根據(jù)應(yīng)用分析，設(shè)計定制 ASIP體系結(jié)構(gòu)。 系統(tǒng)設(shè)計方法學(xué)，避免了慣例設(shè)計方法中不注重功能描述和系統(tǒng)設(shè)計的這一缺點[44][45]，將設(shè)計更多的投入到系統(tǒng)功能描述上，采用可執(zhí)行設(shè)計規(guī)約，讓其相對慣例設(shè)計方法更具有優(yōu)勢，系統(tǒng)設(shè)計方法包含了三個主要設(shè)計步驟， 組件實現(xiàn)，主要是將組件的功能描述映射綜合成能被硬件識別的軟件模塊一般綜合成 HDL（ Hardware Description Language ）模塊。 MDA 設(shè)計方法研究官方 OMG 給出了一些具體的模型格式標(biāo)準(zhǔn)，有目前最為流行的UML 格式的系統(tǒng)設(shè)計描述模型（統(tǒng)一建模語言） [48]，另一種描述 UML 元對象的 MOF描述模型（元對象機(jī)制）， XML 語言， PNML（ Petir 網(wǎng)標(biāo)記語言），是基于 XML，專門針對 Petri網(wǎng)模型的描述語言，這樣一系列的標(biāo)準(zhǔn)，解決了 MDA 設(shè)計過程中，模型建立，模型數(shù)據(jù)交換，模型擴(kuò)展和變換，等多個方面問題 [49]。 模型 FSM（ Finite State Machine，有限狀態(tài)機(jī)），是面向狀態(tài)的模型，由狀態(tài)集合，狀態(tài)變遷集合和狀態(tài)與變遷相關(guān)的活動集合共同組成，有限狀態(tài)機(jī)形式化表示如下，S,I,O,f:S I→ S,h:SI→ O 其中， S={s1,s2,....,sI}是狀態(tài)集， I={i1,i2,....,im}是輸入集合， O={o1,o2,....on}是輸出集合，f 是下一狀態(tài)函數(shù)，其狀態(tài)根據(jù)當(dāng)前狀態(tài)和輸入決定， h 是輸出函數(shù)，同樣根據(jù)這兩個因數(shù)決定。在多周期 ASIP 設(shè)計中，中央控制單元（ CU）主要使用的是 FSM 模型，對每個周期進(jìn)行控制，在不同的周期，根據(jù)狀態(tài)的不同，讓狀態(tài)機(jī)發(fā)出不同的控制信號，例 如，在指令譯碼階段（ ID）， CU 中的 FSM 狀態(tài)機(jī)會給出控制寄存器堆讀的控制信號， ID 完成后， CU 中的 FSM會變遷到 EXE 階段，此時，狀態(tài)機(jī)會發(fā)出控制 ALU 單元的控制信號，同時，也會發(fā)出數(shù)據(jù)地址譯碼控制信號，等等相關(guān)信號，總之，多周期 ASIP 實現(xiàn)，主要是依賴 FSM 模型，但是在流水線中， FSM 有著自身的一些缺陷，對并發(fā)性事件處理上的缺陷，同時對于狀態(tài)爆炸性，如表示浮點型的 FSM，會出現(xiàn)爆炸性問題，此時， FSM 模型在描述 ASIP體系結(jié)構(gòu)時就會顯得力不從心，在 ASIP 并發(fā)性和爆炸性問題上， Petri網(wǎng)模型的描述功能更強(qiáng)，相對 FSM 模型能較好的描述并發(fā)系統(tǒng)模型。系統(tǒng)的動作和狀態(tài)可以分別稱作事件和條件，系統(tǒng)事件何時發(fā)生是由系統(tǒng)的狀態(tài)所決定的，系統(tǒng)的狀態(tài)在一定時期是不 斷變化著的，這些狀態(tài)的變化有時需要一定的事件驅(qū)動，由事件和狀態(tài)的關(guān)系， Petri網(wǎng)用條件來武漢紡織大學(xué)碩士學(xué)位論文 描述系統(tǒng)狀態(tài)，在滿足條件的情況下，系統(tǒng)狀態(tài)發(fā)生改變，進(jìn)入下一狀態(tài)，達(dá)到模擬系統(tǒng)的體系結(jié)構(gòu)及其動態(tài)變化的情況。 圖 ：庫所 Place 結(jié)構(gòu)圖 Petri網(wǎng)語義規(guī)約： （ 1） Arc 弧元對象必須是有向的。 （ 3）庫所能擁有多個有限數(shù)量的令牌。 （ 5）變遷的發(fā)生和完成是原子的，總是完整的過程。 （ 7）令牌數(shù)是不守恒的，變遷的發(fā)生會影響 Petri網(wǎng)的令牌數(shù)，令牌所在庫所位置分布決定當(dāng)前狀態(tài)變遷和下一個狀態(tài)。具體有一下幾種關(guān)系， 順序關(guān)系： 圖 :：順序 P/T 關(guān)系圖 并發(fā)關(guān)系 圖 ：并發(fā) P/T 關(guān)系圖 互斥沖突關(guān)系： 圖 ：互斥沖突 P/T 關(guān)系圖 異或關(guān)系： 武漢紡織大學(xué)碩士學(xué)位論文 圖 ：異或 P/T 關(guān)系圖 死鎖關(guān)系： 圖 ：死鎖 P/T 關(guān)系圖 petri網(wǎng)起初是一個數(shù)學(xué)理論模型，用來對異步并發(fā)系統(tǒng)建模描述，每個狀態(tài)的變遷都是根據(jù)自身初始化規(guī)約進(jìn)行的，隨著 Petri 網(wǎng)研究的廣泛，研究者提出了一系列的可執(zhí)行規(guī)約對 Petri 網(wǎng)元對象描述，使得 Petri 網(wǎng)的軟件自動化仿真流行起來，同時 Petri網(wǎng)抽象建模能力被設(shè)計建模者慢慢的開發(fā)出來，在很多軟 件系統(tǒng)的建模設(shè)計中得到了應(yīng)用，例如，在物流管理系統(tǒng)的建模，網(wǎng)絡(luò)系統(tǒng)的建模中 Petri 網(wǎng)建模手段都得到廣泛的認(rèn)可，現(xiàn)在設(shè)計者慢慢將 Petri 網(wǎng)引入到硬件系統(tǒng)的設(shè)計中，比較典型的是用 Petri網(wǎng)對狀態(tài)變遷模型的建模描述，同時采用 HDL 描述語言實現(xiàn) Petri 網(wǎng) P/T 元的描述實現(xiàn)，讓Petri網(wǎng)在硬件設(shè)計上有了一定的可行性，采用 Verilog 語言描述的 P/T 元能邏輯綜合被硬件識別，讓 Petri網(wǎng)模型與硬件系統(tǒng)設(shè)計聯(lián)系起來。第二個階段，稱為工藝映射，將這些已最小的布爾方程采用邏輯門實現(xiàn)，這些邏輯門來自于選定工藝技術(shù)的門庫。 ASIP 綜合 系統(tǒng)綜合定義了一組具有固定接口的系統(tǒng)組件，以及每個組件的可執(zhí)行描述，芯片綜合通常稱為高層次綜合，它將組件的描述轉(zhuǎn)化為寄存器傳輸級組件（ RTC）的結(jié)構(gòu) [52]，包括寄存器，多路選擇器， ALU 等等， ASIP 芯片綜合環(huán)境如圖 所示， 圖 ： ASIP 芯片綜合環(huán)境圖 綜合環(huán)境包括一個帶有相應(yīng)表示方案的編譯器、一組 HLS 工具、一個 RTC 數(shù)據(jù)庫、工藝映射器、及一個微結(jié)構(gòu)優(yōu)化器。 本章小結(jié) 對 ASIP 設(shè)計方法做了概述，給出“描述 綜合”設(shè)計方法學(xué)的闡述，對比幾種常見設(shè)計方法，總結(jié)了“描述 綜合”設(shè)計方法的優(yōu)勢所在，針對該方法，展開論述了兩種描述 ASIP 系統(tǒng)狀態(tài)變遷的模型，分析了兩種模型各自的特點，針對性給出了 AISP 邏輯綜合實現(xiàn)環(huán)境，實現(xiàn)機(jī)制，作為研究設(shè)計的指導(dǎo)性規(guī)約。 架構(gòu) 課題 ASIP 流水線以 MIPS（ Microprocessor without interlocked piped stages）為基礎(chǔ)來“描述 綜合”， MIPS 架構(gòu)是基于 OTA（ Operationtriggered architecture）操作觸發(fā)體系架構(gòu)的典范， MIPS 全稱是無內(nèi)部互鎖流水級的微處理器，是 ASIP 設(shè)計領(lǐng)域研究的經(jīng)典藍(lán)本，其基于 OTA 架構(gòu)的流水線微結(jié)構(gòu)，也是學(xué)習(xí)研究的好例子，我國自主研發(fā)的龍芯系列處理器，采用的都是 64 位 MIPS 指令架構(gòu)，性能都非常強(qiáng)勁，圖 為 MIPS家族中的 ASE 系列， ASE 指可選專用擴(kuò)展含義，專為增強(qiáng) MIPS 具備特殊應(yīng)用進(jìn)行的設(shè)計。 圖 ： MIPS 架構(gòu)與 ASE 現(xiàn)在的 ASIP 架構(gòu)主要是基于 OTA 架構(gòu)的，還有一種架構(gòu)師基于 TTA武漢紡織大學(xué)碩士學(xué)位論文 （ Transporttriggered architecture）傳輸觸發(fā)體系結(jié)構(gòu)，采用這兩種架構(gòu)的 ASIP 除了都具有以上特點外，它們之間的區(qū)別在于， TTA，還能夠讓編譯器參與指令控制， TTA 與傳統(tǒng)的 OTA 之間的區(qū)別也是體現(xiàn)在編程方式上。 RISC 的優(yōu)越技術(shù)和設(shè)計思想也給 ASIP 架構(gòu)設(shè)計提供了參考和借鑒。（ 2）采用基本的五級流水線設(shè)計。編譯器在編譯高級語言程序時，很少用到復(fù)雜指令。有利于編譯器的開發(fā)實現(xiàn)。其中第 0 寄存器永遠(yuǎn)為全 0，第 31 寄存器是跳轉(zhuǎn)鏈接地址寄存器。如下表 所示，顯示了 MIPS 指令集的寄存器設(shè)計功能規(guī)則。 R（ register）類型的指令主要是做寄存器之間的計算操作，包括基本計算指令，寄存器操作指令等。 I（ immediate）類型的指令特指訪存的指令，其中指令包含了訪存地址信息，訪存指令包括 LOAD/STORE 指令等。 J（ jump）類型的指令特指跳轉(zhuǎn)指令，其中指令包含了跳轉(zhuǎn)地址信息，跳轉(zhuǎn)指令包括分支與跳轉(zhuǎn)指令等。主要依賴是指令的設(shè)計，在執(zhí)行譯碼功能時，能譯碼得到 BYTE 等特定位數(shù)的數(shù)據(jù)信息。 FUNC（ function）可被認(rèn)為是擴(kuò)展的操作碼。 Immediate是 16 位立即數(shù)，主要是存儲訪存的地址信息，由 LOAD 和 STORE 指令使用， Target主要是存儲跳轉(zhuǎn)地址信息，通過譯碼，給跳轉(zhuǎn)指令使用。 武漢紡織大學(xué)碩士學(xué)位論文 寄存器尋址：操作數(shù)是從寄存器中取出得到的。 基址偏移量尋址：操作數(shù)存在于存儲器里，一個寄存器中的內(nèi)容加上指令中的常數(shù)得到存儲器的地址。 op rs rt rd sa func 寄存器寄存器 op rs rt存儲器 op rs rt+ 字節(jié) 半字 字存儲器 op rs rt+ 字存儲器 op： 字PC地址立即數(shù)地址寄存器地址PC 圖 ： MIPS32 指令尋址方式 專用指令 指令集和與之相對應(yīng)的寄存器根據(jù)一定的規(guī)范組成了指令集體系結(jié)構(gòu)（ ISA）。課題研究的 ASIP 架構(gòu)以 MIPS 為原型， ASIP 流水線以 MIPS（ Microprocessor without interlocked piped stages）為基礎(chǔ)來“描述 綜合”，其中的指令集體系結(jié)構(gòu)是以 MIPS 為基礎(chǔ)，特別重寫定制了一些 MIPS 中沒有的指令，實現(xiàn) ASIP 指令定制特性，重定義 6 跳新指令，如表 所示 表 ：重定義指令 助記符 功能 類型 NOP 空指令 無執(zhí)行操作，一條空指令 MOVI rt,imm 立即數(shù)賦值 相當(dāng)于 addi rt,$0,imm 3 基于 OTA的 ASIP 架構(gòu)研究 19 MOVIU rt,imm 立即數(shù)賦值 （無符號） 相當(dāng)于 addiu rt,$0,imm MOV rd,rs 寄存器賦值 相當(dāng)于 add rd,rs,0 CALL rs 子程序調(diào)用 相當(dāng)于 jalr rs RET 子程序返回 相當(dāng)于 jal $31 例如，將 $2 的值賦值給 $1: 采用的指令格式為 MOV $2,$1，將無符號立即數(shù) FF 加載到 $2:MOVIU $2,amp。 系統(tǒng)結(jié)構(gòu)描述 基于 OTA 架構(gòu)的 ASIP 體系結(jié)構(gòu)是一款經(jīng)典的架構(gòu)，代表作品是 MIPS 系列處理器，MIPS 是開源的軟核處理器，針對 MIPS 的系統(tǒng)描述，有助于將 OTA 架構(gòu)的 ASIP 體系結(jié)構(gòu)具體化，在單周期和多周期的描述階段，結(jié)構(gòu)化功能部件，達(dá)到流水線描述的結(jié)構(gòu)部件重用，基于具體化的 ASIP 數(shù)據(jù)通路結(jié)構(gòu)描述，在軟件中仿真驗證，抽象提出流水線結(jié)構(gòu)層，重點針對 ASIP 流水線進(jìn)行 Petri網(wǎng)建模。一個周期中，更新地址，取指，譯碼，執(zhí)行，存儲器操作和寄存器操作所有操作必須全部完成。且因為每個時鐘周期的時間長短相同，要依照最長延遲的指令時間來定，限制了的執(zhí)行 效率。 IF 過程應(yīng)該一個上升沿到來之前結(jié)束。 圖 ：單周期處理器時序圖 lw j add 時間 CLK 指令 武漢紡織大學(xué)碩士學(xué)位論文 圖 是一個單周期處理器的頂層結(jié)構(gòu)。 （ 2） ALUOP： ALU 操作的控制碼。 （ 4） JUMP：為 1 時，選擇跳轉(zhuǎn)目標(biāo)地址；為 0 時，選擇由 BRANCH 選出的地址。存儲器地址由 ALU 的輸出決定，寫入數(shù)據(jù)為寄存器 rt 的內(nèi)容。 （ 7） REGDES：為 1 時，選擇 rd；為 0 時，選擇 rt。 （ 9） SE：符號擴(kuò)展。 單周期處理器是多周期和流水線處理器的基礎(chǔ)。控制單元 CU 發(fā)出各個功能部件的控制信號， CU PCCounter A DO Inst Memory PC DO + 1 Z OP FUNC JUMP MEMTOREG BRANCH WRITEMEM ALUOP ALUSRCB WRITEREG N1 WE N2 Q1 ND DI Q2 CK rs rt 0 1 EXPAND REGDES SE 0 1 + 0 1 A ALUOP Z R B EXPAND WE A DO DI 0 1 0 1 clock target rd imm Data Memory Register NPC 3 基于 OTA的 ASIP 架構(gòu)研究 21 結(jié)構(gòu)上采用組合邏輯，這樣可以實現(xiàn)在一個周期內(nèi)沒有時鐘上升沿的情況下完成譯碼功能。由于寫入數(shù)據(jù)往往是最后一步操作， 因此，一個占空比不對等的輸入時鐘也許更加有效