【正文】 Specific Instruction Processor 的出現(xiàn)，契合微處理器發(fā)展趨勢(shì)，有很大的應(yīng)用空間和前景，ASIP 設(shè)計(jì)方法學(xué)通過(guò)不同角度提出系統(tǒng)設(shè)計(jì)所需工具和技術(shù)要點(diǎn)，對(duì)描述 ASIP 系統(tǒng)設(shè)計(jì)步驟，設(shè)計(jì)表示等方面作了一定探究，任何一款處理器的設(shè)計(jì)，都有相對(duì)固定的的設(shè)計(jì)方法，過(guò)去二十多年，絕大多數(shù)的設(shè)計(jì)者采用了基于“捕獲 模擬”的設(shè)計(jì)，慣例設(shè)計(jì)方法學(xué)對(duì)系統(tǒng)功能性定義滯后性 [38][39]，導(dǎo)致 ASIP 設(shè)計(jì)后期反復(fù)修改，加長(zhǎng)整個(gè) ASIP設(shè)計(jì)周期 [40]，針對(duì)慣例設(shè)計(jì)方法學(xué)的問(wèn)題，出現(xiàn)了系統(tǒng)設(shè)計(jì)方法學(xué)，模型驅(qū)動(dòng)設(shè)計(jì)方法學(xué)，針對(duì) ASIP 設(shè)計(jì)方法學(xué)的研究 [41][42][43]，采用基于“描述 綜合”的設(shè)計(jì)方法，實(shí)現(xiàn)ASIP 流水線的設(shè)計(jì)。 6． 結(jié)論與展望： 論文最終實(shí)現(xiàn)對(duì)基于 Petri 網(wǎng)的流水線進(jìn)行完整的設(shè)計(jì)實(shí)現(xiàn)，首先給出流水線PetriNets 變遷描述模型，然后根據(jù)設(shè)計(jì)的狀態(tài)變遷圖轉(zhuǎn)換成對(duì)應(yīng)的 verilog 硬件描述代碼，最后實(shí)現(xiàn)流水線結(jié)構(gòu)層的設(shè)計(jì)，對(duì)生成的 HDL 核在 Quartus 中，仿真成功后下載到FPGA 開(kāi)發(fā)板上運(yùn)行。 4． Petri網(wǎng) 流水線 建模 ： 研究的核心內(nèi)容之一，也是工作量相對(duì)較大的環(huán)節(jié)，針對(duì)提出的設(shè)計(jì)方法，用 Petri網(wǎng)對(duì)三種架構(gòu)的流水線建模， 給出了三種 Petri 網(wǎng)流水線模型描述，論證了 Petri網(wǎng)模型可被 PNML 描述，為之后軟件中 Petri 網(wǎng)模型的解析和仿真實(shí)現(xiàn)提供了理論依據(jù)，在Quartus 軟件上進(jìn)行寄存器堆、算數(shù)邏輯單元 (ALU)、譯碼器等的 Petri 網(wǎng) P/T 元邏輯綜合，生成 ASIP 五級(jí)流水線 HDL核，取指令結(jié)構(gòu)單元（ IF）、譯碼結(jié)構(gòu)單元（ ID）、執(zhí)行結(jié)構(gòu)單元（ EXE）、訪問(wèn)寄存器結(jié)構(gòu)單元（ MEM）、寄存器寫(xiě)回結(jié)構(gòu)單元（ WB）這五個(gè)流水線結(jié)構(gòu)功能塊，為之后進(jìn)行的下載綜合和仿真作準(zhǔn)備。 2． ASIP 設(shè)計(jì)方法學(xué) ： 該章節(jié)給出了論文主線，提出基于 Petri 網(wǎng)的 ASIP 流水線設(shè)計(jì)方法，是整篇論文的靈魂，屬于理論研究，章節(jié)開(kāi)頭對(duì)幾種常見(jiàn) ASIP 的設(shè)計(jì)方法學(xué)進(jìn)行了討論，進(jìn)而提出“描述 綜合”設(shè)計(jì)方法學(xué)，分別闡述了描述模型，邏輯綜合設(shè)計(jì)技術(shù)。 根據(jù)研究方案的安排，完成課題研究，最終撰寫(xiě)畢業(yè)論文全文。將 Petri網(wǎng)模型映射成 FPGA 識(shí)別的 HDL 語(yǔ)言代碼。對(duì) Petri網(wǎng)模型進(jìn)行動(dòng)態(tài)仿真驗(yàn)證。能進(jìn)行 Petri網(wǎng)流水線建模， Petri網(wǎng)模型元件能通過(guò)數(shù)據(jù)庫(kù)操作。 2. 剖析流水線基本原理，分析三種流水線微架構(gòu)， PNP， RISC， TTA。 5. ASIP 核的板上運(yùn)行仿真驗(yàn)證，筆者首先需要解決的是 ASIP 測(cè)試程序的編寫(xiě)， FPGA 開(kāi)發(fā)板的選擇，以及測(cè)試仿真的數(shù)據(jù)和仿真圖的分析對(duì)比，以及 HDL 碼在Quartus 軟件中的調(diào)試分析，其中工作量比較巨大。這里面就涉及到了如何用計(jì)算機(jī)語(yǔ)言規(guī)范描述 Petri網(wǎng)模型。 3. Petri 網(wǎng)流水線模型驗(yàn)證方式。 ASIP 的設(shè)計(jì)中的難點(diǎn)和工作，很大程度集中在 ASIP 中的流水線部分的設(shè)計(jì)，在現(xiàn)在嵌入式 CPU 高速的更新?lián)Q代背景下，降低 ASIP 的設(shè)計(jì)周期很有必要，筆者從 ASIP流水線的設(shè)計(jì)入手，提出了一套自頂向下的設(shè)計(jì)思路，采用“描述 綜合”設(shè)計(jì)方法學(xué)，設(shè)計(jì)分為 4個(gè)主要方面，研究?jī)?nèi)容具體展開(kāi)和需要解決的技術(shù)問(wèn)題主要是一下幾個(gè)方面， 1. ASIP 設(shè)計(jì)方法學(xué)剖析，比較分析幾種常 見(jiàn)的 ASIP 設(shè)計(jì)方法學(xué)。 Petri 網(wǎng)模型及其 PNML 描述語(yǔ)言的有機(jī)結(jié)合有效地開(kāi)發(fā)了流水線控制流的并發(fā)特 性 [35][36]，并得到高效軟件開(kāi)發(fā)環(huán)境支持。從理論和實(shí)踐相結(jié)合，論證“描述 綜合”設(shè)計(jì)方法的正武漢紡織大學(xué)碩士學(xué)位論文 確性，采用該設(shè)計(jì)方法自行設(shè)計(jì)實(shí)現(xiàn)基于 Petri網(wǎng)描述的 ASIP 五級(jí)流水線，在 QUARTUS軟件中仿真，下載到 FPGA 開(kāi)發(fā)板上驗(yàn)證。通過(guò)對(duì) Petri 網(wǎng)模型的研究，得出 Petri 網(wǎng)模型最終能使用 HDL（硬件描述語(yǔ)言）來(lái)實(shí)現(xiàn)，提出“描述 綜合”的設(shè)計(jì)思路，可以縮短嵌入式 SOC 系統(tǒng)的設(shè)計(jì)周期，在不改變框架的情況下，改變上層的 Petri網(wǎng)模型，通過(guò)自行設(shè)計(jì)軟件開(kāi)發(fā)集成環(huán)境直接映射生成 HDL 源代碼。在 SOC 上的系統(tǒng)實(shí)現(xiàn)，山東大學(xué)孫中琳做的比較完整，在 FPGA 平臺(tái)上搭建了原型 CPU， 對(duì)其功能進(jìn)行仿真，同時(shí)搭建了多個(gè)軟核資源 [33][34]。同時(shí) Linux 下也有相對(duì)應(yīng)的 Petri 網(wǎng)應(yīng)用工具 [25]，所以，采用 Petri網(wǎng)對(duì) ASIP 流水線建模非常有意義，建模不挑平臺(tái)架構(gòu)，運(yùn)行環(huán)境有多個(gè)版本，比較典型的一款軟件就是 PIPE 軟件 [26][27][28]， PIPE 軟件非常綠色，解壓到本地文件，安裝 JDK 開(kāi)發(fā)環(huán)境，設(shè)置相應(yīng)的 JDK 開(kāi)發(fā)環(huán)境變量，直接運(yùn)行相應(yīng)版本的 .bat文件即可 [29]。對(duì)于 petri網(wǎng)模型的正確性驗(yàn)證是可行的， ASIP 建模也可以用 petri網(wǎng)理論進(jìn)行驗(yàn)證，完成 ASIP 流水線建模的形式化驗(yàn)證，例如現(xiàn)在比較流行的幾款 petri網(wǎng)生成及驗(yàn)證軟件， Visual Object Net ++可以 說(shuō)是一款入門(mén)級(jí)的模擬軟件了 [21][22][23][24]，具有可視化操作界面，同時(shí)支持 Petri網(wǎng)元對(duì)象的動(dòng)態(tài)仿真驗(yàn)證，這個(gè)特性，非常有利于 Petri網(wǎng)建模的廣泛應(yīng)用推廣。同時(shí)國(guó)際研究機(jī)構(gòu)沒(méi)有停止對(duì) Petri網(wǎng)的學(xué)術(shù)研究，在國(guó)際會(huì)議中會(huì)研討有關(guān) Petri Nets Tools 的開(kāi)發(fā)。采用“描述 綜合”的設(shè)計(jì)方法學(xué)，對(duì)模型進(jìn)行可執(zhí)行規(guī)約描述，用軟件開(kāi)發(fā)工具進(jìn)行動(dòng)態(tài)模型仿真驗(yàn)證， Petri網(wǎng)常常用于 軟硬件系統(tǒng)建模。 為了對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行驗(yàn)證，以及規(guī)范的描述，采用基于數(shù)學(xué)模型的一種 設(shè)計(jì)方式，形式化驗(yàn)證方法，通過(guò)的對(duì)數(shù)學(xué)模型的邏輯關(guān)系驗(yàn)證，能很有效的多建立的系統(tǒng)模型驗(yàn)證，一般采用了三個(gè)主要手段 , 例如系統(tǒng)框架設(shè)計(jì)，可執(zhí)行模型描述，設(shè)計(jì)規(guī)約驗(yàn)證，系統(tǒng)框架設(shè)計(jì)主要是針對(duì)具體系統(tǒng)進(jìn)行抽象建模 [18][19][20], 為了對(duì)模型進(jìn)行動(dòng)態(tài)仿真，采1 緒論 3 用可執(zhí)行描述語(yǔ)言描述模型 , 最后通過(guò)仿真驗(yàn)證模型的正確性。 從上世紀(jì) 70 年代開(kāi)始，國(guó)外對(duì)于 Petri Nets 的研究?jī)?nèi)容變?yōu)橄到y(tǒng)的分類和這些類別之間的關(guān)系，世界范圍內(nèi) Petri Nets 的研究工作取得重大的進(jìn)展主要體現(xiàn)在上世紀(jì) 80 到90 年代 [15][16][17]， 1977 年， Zisman 首次采用 Petri Nets 表 示辦公流程，從 20 世紀(jì)開(kāi)始，國(guó)內(nèi)也開(kāi)始開(kāi)展對(duì)于 Petri Nets 的研究 [18][19]， 2021 年，國(guó)內(nèi)就有人就 PN 的應(yīng)用做了比較完整的綜述， Petri Nets 的應(yīng)用主要集中在三個(gè)領(lǐng)域：工作流、物流等的建模，離散時(shí)間系統(tǒng)建模，以及應(yīng)用于計(jì)算機(jī)科學(xué)相關(guān)領(lǐng)域。 如何采用規(guī)范、可讀形式模型描述 ASIP 流水線，并對(duì)其進(jìn)行邏輯綜合，成為近幾年來(lái)學(xué)術(shù)界研究的熱點(diǎn)和難點(diǎn)問(wèn)題 [12][13][14]，課題研究采用規(guī)范的可執(zhí)行 ADL描述語(yǔ)言，描述 ASIP 流水線 Petri網(wǎng)模型，給熱點(diǎn)難點(diǎn)問(wèn)題提供了一個(gè)可行的研究思路。 在處理器的設(shè)計(jì)中，流水線的設(shè)計(jì)又是重中之重，流水線技術(shù)的應(yīng)用，在很大程度上提高了處理器指令的執(zhí)行速度 ，針對(duì) ASIP 流水線設(shè)計(jì)的研究，有助于對(duì)流水線技術(shù)優(yōu)化，探究一種更加嚴(yán)謹(jǐn)，更加優(yōu)化的流水線描述模型，對(duì) ASIP 的設(shè)計(jì)有一定的積極意義。在嵌入式應(yīng)用領(lǐng)域，應(yīng)用的需求多種多樣，且變化頻繁。 CPU 運(yùn)行周期中的并行行為可任意交互執(zhí)行，這樣會(huì)引起空間爆炸問(wèn)題，采用的Petri網(wǎng)的離散型數(shù)學(xué)模型描述 ASIP 流水線結(jié) 構(gòu)層， Petri Nets提供一種簡(jiǎn)潔自然的表達(dá)來(lái)刻畫(huà)這種行為，并且， Petri Nets 提供的并發(fā)語(yǔ)義， Petri Net 模型在并發(fā)性，和延時(shí)性上要優(yōu)于 moore 和 mealy 型狀態(tài)機(jī) [2][3][4][5]，基于 CPU 中的并行和跳轉(zhuǎn)運(yùn)行機(jī)制，筆者采用 Petri Nets 模型描述 ASIP 的流水線。隨著 FPGA 的快速發(fā)展，嵌入式軟核處理器慢慢趨于流行，但是大多數(shù)處理器軟核又屬于非開(kāi)源的商業(yè)核，給研究帶來(lái)了很大的難度，同時(shí)增加了研究成本。 嵌入式系統(tǒng)通常應(yīng)用在功能單一的平臺(tái)環(huán)境中。 pipeline 。t meet the requirements. Based on traditional design cycle is long, changing the structure of the underlying logic is very difficult, discusses a design methodology of ASIP based on descriptionsynthesis, pipeline structure model is built based on Petri Nets. the PNML(Petri Net Markup Language) description mapping the HDL description of RTL by corresponding mechanism, which accelerates the speed of processor design. Paper follows the design methodology of descriptionsynthesis , using Petri s to ASIP pipeline structure modeling , presents three different Petri Nets based on different architectures , uses PNML to describe pipeline based on Petri Nets .General Petri Nets of pipeline and its Dynamic simulation are acplished by ASIP design IDE . Translates the description of PNML into HDL description of RTL by the IDE of ASIP design which can synthesize Petri Nets, uses Altera Quartus II to test and verify, finally downloads it into the FPGA(CycloneⅢ Chip) to watch results of the experiment. Key words： Petri Nets 。最后下載到 FPGA（ CycloneⅢ系列）開(kāi)發(fā)板運(yùn)行觀察結(jié)果。 隨著 ASIP 應(yīng)用面的擴(kuò)大，對(duì) ASIP 的設(shè)計(jì)周期 ，設(shè)計(jì)成本等非功能性要求越來(lái)越高，而流水線結(jié)構(gòu)層設(shè)計(jì)是 ASIP 設(shè)計(jì)中最復(fù)雜的部分之一，傳統(tǒng)的 ASIP 流水線設(shè)計(jì)方法已經(jīng)無(wú)法滿足要求，本文針對(duì)傳統(tǒng)設(shè)計(jì)方法設(shè)計(jì)周期長(zhǎng)，更改底層邏輯的工作量大的不足，探討了一種基于“描述 綜合”的設(shè)計(jì)方法學(xué)，對(duì) ASIP 流水線微結(jié)構(gòu)進(jìn)行建模，用可執(zhí)行描述語(yǔ)言對(duì)模型描述，通過(guò)邏輯綜合，生成 RTL 級(jí)的 HDL 描述，采用這種設(shè)計(jì)方式，能快速的對(duì)流水線結(jié)構(gòu)驗(yàn)證和優(yōu)化，更改流水線結(jié)構(gòu)只需要修改上層的模型描述，自動(dòng)映射生成下層流水線結(jié)構(gòu)，減少了設(shè)計(jì)者工作量，縮短了 ASIP 設(shè)計(jì)周期。同意學(xué)校向國(guó)家有關(guān)部門(mén)或機(jī)構(gòu)送交論文的復(fù)印件和磁盤(pán)。 學(xué)位論文作者簽名： 簽字日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書(shū) 本學(xué)位論文作者完全了解 武漢紡織大學(xué) 有關(guān)保留、使用學(xué)位論文的規(guī)定。對(duì)本文的研究作出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 分類號(hào) TP319 學(xué)校代碼 10495 ＵＤＣ 677 學(xué) 號(hào) 1115133002 武漢紡織大學(xué) 碩士學(xué)位論 文 基于 Petri 網(wǎng)的 ASIP 流水線研究 作者姓名： 趙謙 指導(dǎo)教師： 朱勇 學(xué)科門(mén)類： 工學(xué) 專 業(yè)： 計(jì)算機(jī)應(yīng)用技術(shù) 研究方向： 嵌入式系統(tǒng)及 應(yīng)用 完成日期： 二零一四年三月 Wuhan Textile University M. E. Dissertation Pipeline Research of ASIP Base on Petri Net By ZHAO Qian Directed by Professor ZHU Yong March 2021 獨(dú)創(chuàng)性聲明 本人鄭重聲明：所呈交的學(xué)位論文，是本人在導(dǎo)師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果。除文中已經(jīng)注明引用的內(nèi)容外，本論文不包 含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)過(guò)的作品成果。本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)。特授權(quán) 武漢紡織大學(xué) 可以