【正文】 無符號乘法 25 例如，把下面的表達式編譯為 MIPS 指令： a*b 變量 a， b， c 可以分配給寄存器 $1,$2 編譯結(jié)果為： mult $1,$2 表 28 乘除法運算指令示例 OP RS RT RD SA FUNC 0000 00 00 001 0 0010 0000 0 000 00 01 1000 故其機器代碼為 0x00220208 （ 4） 立即數(shù)運算 表 29 立即數(shù)運算指令 序號 助記符 功能 類型 OP 25 ADDI rt,rs,imm 立即數(shù)加法（有溢出中斷） I型 8 26 ADDIU rt,rs,imm 立即無符號數(shù)加法 9 27 ANDI rt,rs,imm 立即數(shù)位與 12 28 ORI rt,rs,imm 立即數(shù)位或 13 29 SLTI rt,rs,imm 立即數(shù) AB 10 30 SLTIU rt,rs,imm 立即無符號數(shù) AB 11 31 XORI rt,rs,imm 立即數(shù)異或 14 例如，把下面的表達式編譯為 MIPS 指令： a=b+0x100 北京理工大學(xué)本科生畢業(yè)設(shè)計（論文） 11 變量 a， b 可以分配給寄存器 $1,$2 編譯結(jié)果為： addi $1,$2,0x100 表 210 立即數(shù)運算指令示例 OP RS RT Immediate 0010 00 01 000 1 0000 0000 0001 0000 0000 故其機器代碼為 0x21100100。 （ 5）偽直接尋址 ——— 跳轉(zhuǎn)指令形成轉(zhuǎn)移地址時使用。 （ 4） PC 相對尋址 ——— 轉(zhuǎn)移指令計算轉(zhuǎn)移地址時使用。 （ 2）立即數(shù)尋址 ——— 操作數(shù)是一個常數(shù)，包含在指令中。 MIPS 邏輯運算指令對立即數(shù)進行 0 擴展。因此，在有符號數(shù)據(jù)的運算中 ，均對立即數(shù)進行符號擴展。符號擴展是把高 16位置成與 16 位立即數(shù)最高位相同的值，即保持?jǐn)?shù)據(jù)的符號不變。 在 I 類 型指令中， 16 位的立即數(shù)需要被擴展成 32位數(shù)據(jù)。 Immediate 是 16 位立即數(shù)，使用之前由指令進行 0 擴展或符號擴展。 FUNC（ function）可被認(rèn)為是擴展的操作碼。 ? R（ register）類型的指令從寄存器堆中讀取兩個源操作數(shù)，計算結(jié)果寫回寄存器堆 ； ? I（ immediate）類型的指令使用一個 16位的立即數(shù)作為一個源操作數(shù) ； ? J（ jump）類型的指令使用一個 26 位立即數(shù)作為跳轉(zhuǎn)的目標(biāo)地址（ targetaddress）。由于在指令上具有半字和字節(jié)讀寫支持，因此可以精確的獲取和存儲 8位和 16 位寬度的數(shù)據(jù)。在 MIPS 的規(guī)范使用方法中，各寄存器的含義 規(guī)定 見表 21。它在鏈接型跳轉(zhuǎn)指令下會自動存入返回地址值。 設(shè)計采用的寄存器結(jié)構(gòu)采用標(biāo)準(zhǔn)的 32位寄存器堆，共 32 個寄存器，標(biāo)號為 031。 本 CPU 是 MIPS 指令集的兼容體系，實現(xiàn)了除協(xié)處理器外的大部分 MIPS 指令。一般地講，編譯器在編譯高級語言程序時，很難用到復(fù)雜的指令。 MIPS 指令集的指令格式非常規(guī)整，所有的指令均為 32 位，而且指令操作碼在固定的位置上。只有 LOAD 和 STORE 指令訪問存儲器。 ① 簡單的 LOAD /STORE 結(jié)構(gòu)。在以后的章節(jié)中，將進一步闡述 MIPS處理器結(jié)構(gòu)與技術(shù)，以及其實現(xiàn)方法。本 CPU具有如下特點： 1． 具有完整的五級 流水線架構(gòu)，采用獨立的 32 位的數(shù)據(jù)總線和地址總線，數(shù)據(jù)存儲器兼容 8 位和 16位數(shù)據(jù)寬度； 2． 采用 MIPS 指令集，兼容 50 余條常用指令； 3． 提供了有符號和無符號的乘法、除法的硬件處理機制； 4． 實現(xiàn)了可屏蔽的外部中斷和指令溢出例外； 5． 提 供了分支延遲槽機制和無延遲跳轉(zhuǎn)網(wǎng)絡(luò)； 6． 采用數(shù)據(jù)前推技術(shù)解決大部分?jǐn)?shù)據(jù)相關(guān)問題； 7． 提供了完整的開發(fā)工具，包括自主開發(fā)的匯編集成開發(fā)環(huán)境，可以通過匯編語言進行快速開發(fā)。 本文第二章結(jié)尾處將對龍芯 2E 的基本結(jié)構(gòu)作簡要的探討。在設(shè)計理念上 MIPS 強調(diào)軟硬件協(xié)同提高性能，同時簡化硬件設(shè)計。 2020 年， MIPS 公司發(fā)布了針對 MIPS 32 4Kc 的新版本以及未來 64位 MIPS 64 20Kc 處理器內(nèi)核。之后，又陸續(xù)推出 R8000(于 1994 年 )、 R10000(于 1996北京理工大學(xué)本科生畢業(yè)設(shè)計（論文） 5 年 )和 R12020(于 1997 年 )等型號。 MIPS 總能在每代處理器設(shè)計時保持最簡潔的設(shè)計，同時獲得最快的速度。 MIPS 公司的 R 系列就是在此基礎(chǔ)上開發(fā)的 RISC 工業(yè)產(chǎn)品的微處理器。 MIPS 處理器 MIPS(Microprocessor without interlocked piped stages)是 高效 的RISC 體系結(jié)構(gòu)中最優(yōu)雅的一種體系結(jié)構(gòu)，其中文意思為 “ 無內(nèi)部互鎖流水級的微處理器 ” ， 其機制是盡量利用軟件辦法避免流水線中的數(shù)據(jù)相關(guān)問題。 RISC技術(shù)強調(diào)編譯優(yōu)化技術(shù)，即編譯初步生成的代碼要重新加以組合，調(diào)度指令的執(zhí)行次序，盡量少的存儲器訪問操作，以及轉(zhuǎn)移時插入與轉(zhuǎn)移無關(guān)的語句，發(fā)揮其流水并行化的特點，從而使執(zhí)行效率提高。 用編譯時間換取運行時間的高效率。分支延遲槽的 引入使得分支跳轉(zhuǎn)更加容易控制。而傳統(tǒng)的流水線技術(shù)面臨著指令長度不同，執(zhí)行周期不一，資源爭用問題以及轉(zhuǎn)移跳轉(zhuǎn)難以控制等困難，RISC流水線則有所不同。但 RISC處理器要提高性能，基本指令要做到一個機器周期內(nèi)完成，必須采用流水線技術(shù)。 2．面向寄存器堆的結(jié)構(gòu) 過去傳統(tǒng)的設(shè)計思想中，從提高“存儲效率”出發(fā)，設(shè)置很多存儲器 存儲器操作指令，然而，存儲器與 CPU之間需要進行板級通信，較之 CPU內(nèi)部寄存器間的芯片級通信，其速度要低得多，因此，面向存儲器意味著絕大多數(shù)運算北京理工大學(xué)本科生畢業(yè)設(shè)計（論文） 4 只在寄存器之間完成，與外界存儲器的通信只保留 Load/Store兩組指令，達到了凡是 ALU執(zhí)行部件中所用的操作數(shù)都是已經(jīng)放在寄存器中的寄存器操作數(shù)的目的，從而有效地減少存儲器的訪問時間。 典型的 RISC中都采用大量的寄存器，使大部 分指令操作都在寄存器之間進行，從而提高了處理速度。 (2)采用硬布線控制邏輯，可以使大多數(shù)指令在單周期執(zhí)行完畢，并減少微碼技術(shù)中的指令解釋開銷。 RISC 出現(xiàn)的結(jié)果是用相對少的晶體管可設(shè)計出極快的微處理器。 5． VLSI 進展帶來的影響使得需要重新考慮系統(tǒng)設(shè)計硬件與軟件的折中，試驗表明，采用精簡的指令集在不顯著降低執(zhí)行效率的情況下（不多于 20%），可以簡化設(shè)計規(guī)模 510倍。 3．在微碼型計算機中很難做到一條指令的執(zhí)行接近于一個微周期，平均來說需要 34 個微周期，而很多程序中的一些簡單指令實際上只與一條微周期北京理工大學(xué)本科生畢業(yè)設(shè)計（論文） 3 操作相當(dāng)，若不采用微周期，反而能大大改進效率。 CISC 處理器的瓶頸 隨著時代的發(fā)展，尤其是 VLSI 工藝技術(shù)取得的驚人的進步，上節(jié)所述的傳統(tǒng)計算機結(jié)構(gòu)設(shè)計思想已經(jīng)不能符合新的工藝技術(shù)要求，傳統(tǒng)處理器遇到了下述若干問題： 1．存儲效率顯著提高，使得主 存速度已經(jīng)可以 和微程序存儲相比，不再比后者慢 510 倍了，同時，存儲容量也有了很大的提高，因此，所謂存儲效率已不再是體系結(jié)構(gòu)設(shè)計時要考慮的重要標(biāo)準(zhǔn)了。因此將一個操作分為 510 個微操作階段可以和主存相匹配。即采用一個只能執(zhí)行少量操作的核通過多個周期的微操作來完成一條復(fù)雜指令。這也無疑增大了結(jié)構(gòu)的復(fù)雜性，降低了執(zhí)行效率。 2. 指令系統(tǒng)豐富，功能強大 當(dāng)時認(rèn)為愈加豐富的指令功能，可以大大減輕編譯系統(tǒng)的工作，亦可以減輕軟件危機。如果一個加法操作采用存儲器 存儲器方式，只需要一條指令，但如果采用寄存器 寄存器方式，則還需要兩 條 load 指令和一條 store 指令。為了充分利用內(nèi)存，還采用了變長指令，北京理工大學(xué)本科生畢業(yè)設(shè)計（論文） 2 即復(fù)雜指令可以有多個字節(jié)，雖節(jié)省了存儲空間，但大大增加了解碼難度。 [20] CISC 處理器與傳統(tǒng)處理器設(shè)計思想 CISC（ Complex Instruction Set Computer） ，中文譯名為“ 復(fù)雜指令計算機 ”，它 是傳統(tǒng)計算機的代表。當(dāng)然， 使 CPU工作得更快的方法有很多，無論是工藝的改善還是結(jié)構(gòu)的改進都能夠有所效用，然而，最大的修改莫過于指令集的改進， CPU 根據(jù)指令集的不同，主要分為 CISC 和 RISC 兩大類。 CPU 自從誕生之日起，就牽扯到速度和效率的問題。數(shù)字集成電路技術(shù)的飛躍發(fā)展以及芯片工藝能力的提高使得我們能夠容易地將數(shù)十億個晶體管組成我們的 CPU 系統(tǒng)，使得它愈加神秘。如果我們預(yù)知它的輸 入，那么我們可以精確推導(dǎo)它的將來狀態(tài)。 CPU 是一個被動工 作的數(shù)字電路。 CPU（ 中央處理器 ）在計算機中擔(dān)當(dāng)計算和處理的重任。 關(guān)鍵詞 : RISC MIPS 32位處理器 流水線 北京理工大學(xué)本科生畢業(yè)設(shè)計（論文） II Abstract RISC architecture based MIPS instruction patible processor is one kind of general high performance processors. Considering its simplicity of architecture and high efficiency of puting, it is widely used in many fields such as high capability ofputing, embedded solutions, and multimedia applications. The CPU IP core design based on FPGA has many advantages such as easy to debug and convenient to integrate. It is necessary to maintain a plex CPU designing technique with the fashionable trend of SOC design methods. This paper discusses a MIPS instruction patible processor under the 32bit 5levelpipeline architecture. It implemented more than fifty frequently used instructions, solved most of data relationships, architecture relationships and the problems of pipeline adopt of multiply/division, and implemented an interrupt system that can be shielded. In addition, an assembly language development environment is implemented which is appropriate to this design, so it can achieve an assemblelevel development. Because the design can be deployed to an FPGA chip, it has a considerable practicability. The architecture of this design is concise and easy to extend, so it is very suitable to use as an SCM or MCU in embedded devices in the form of IP core. Moreover, the course of the design is a typical example of minimumsystem dilatation. This paper expatiate how to build a practically matureproduct from a design rudiment. Of the article arrangement, this paper introduced the origin of RISC thought, the characteristic of MIPS processor and its instruction sets, the three kinds of basic architecture of MIPS, followed by a reason of some theory problems in CPU design and the solve in the clue of minimumsystem dilatation, and then it shows the toplevel framework and module interfac