基于fpga的智能函數(shù)發(fā)生器的設(shè)計-資料下載頁
2025-08-24 13:03本頁面
【導(dǎo)讀】梯波智能函數(shù)發(fā)生器；，并能調(diào)整輸出頻率。周期從最大值遞減到0來實現(xiàn)的。階梯波階梯波是以一定的常數(shù)遞增。正弦波的產(chǎn)生原理是基于奈奎斯特采樣定律，先對模擬信號采集，經(jīng)過量化后存入查表中，再由相位累加器產(chǎn)生地址，通過對查表尋址，得到占空比為50%的方波信號。通過所設(shè)計的智能函數(shù)發(fā)生器可以得到遞增、遞減斜波，方波，的核心芯片，各種運算都在FPGA中進(jìn)行，直接輸出選擇的波形。并且具有復(fù)位的功能。數(shù)據(jù)端，就可以在D/A轉(zhuǎn)換器的輸出端得到各種不同的函數(shù)波形。它是三角波產(chǎn)生的模塊。增的常數(shù)，可改變階梯的多少。
【正文】 ： 選擇模塊 CH61A 見圖 。它是輸出波形選擇模塊，根據(jù)外部的開關(guān)狀態(tài)選擇輸出波形。 圖 模塊 CH61A 選擇模塊 CH61A 的 VHDL 程序設(shè)計： LIBRARY IEEE。 USE 。 USE 。 ENTITY CH61A IS PORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END CH61A。 ARCHITECTURE CH61A_ARC OF CH61A IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN000=Q=D0。 WHEN001=Q=D1。 WHEN010=Q=D2。 WHEN011=Q=D3。 WHEN100=Q=D4。 WHEN101=Q=D5。 WHEN OTHERS=NULL。 END CASE。 END PROCESS。 END CH61A_ARC。 四、設(shè)計工具 計算機(jī)一臺， Quartus Ⅱ軟件 五、設(shè)計結(jié)果 CLK 為 100MHz，復(fù)位信號 RESET=39。139。；當(dāng)選擇信號 SEL=000時，輸出 Q 應(yīng)為遞增斜波，如圖 所示： 圖 遞增斜波 注：仿真為時序仿真，所以 輸出波形存在瑕疵。 CLK 為 100MHz，復(fù)位信號 RESET=39。139。；當(dāng)選擇信號 SEL=001時，輸出 Q 應(yīng)為遞減斜波，如圖 所示： 圖 遞減斜波 注：仿真為時序仿真，所以輸出波形存在瑕疵。 CLK 為 100MHz，復(fù)位信號 RESET=39。139。；當(dāng)選擇信號 SEL=010時，輸出 Q 應(yīng)為三角波，如圖 (a)、 (b)所示： 圖 (a) 三角波最高點處 圖 (b) 三角波最低點處 注：仿真為時序仿真，所以輸出波形存在 瑕疵。 CLK 為 100MHz，復(fù)位信號 RESET=39。139。；當(dāng)選擇信號 SEL=011時，輸出 Q 應(yīng)為遞增常數(shù)為 20（十進(jìn)制）的階梯波，如圖 所示： 圖 遞增常數(shù)為 20（十進(jìn)制）的階梯波 注：仿真為時序仿真，所以輸出波形存在瑕疵。 CLK 為 100MHz，復(fù)位信號 RESET=39。139。；當(dāng)選擇信號 SEL=100時，輸出 Q 應(yīng)為正弦波，如圖 所示： 圖 正弦波 注：仿真為時序仿真，所以輸出波形存在瑕疵。 CLK 為 100MHz，復(fù)位信號 RESET=39。139。；當(dāng)選擇信號 SEL=101時，輸出 Q 應(yīng)為方波，如圖 所示： 圖 方波 注：仿真為時序仿真，所以輸出波形存在瑕疵。 六、結(jié)論 經(jīng)過程序仿真后，因為仿真為時序仿真，輸出波形存在瑕疵；觀察得到的輸出波形，得出該智能函數(shù)發(fā)生器可行。
畢業(yè)設(shè)計相關(guān)推薦
鄂ICP備17016276號-1