【導讀】電子設計自動化領域的一次重大變革。目前，廣泛使用的硬件描述語言。HDL；它們先后被批準為國際標準語言。核心，而且是復雜數(shù)字系統(tǒng)設計的核心。采用VHDL編程設計實習的多功能數(shù)字頻率計，具有體積小，可靠性高，功耗低的。數(shù)字頻率計是計算機、通訊設備、音頻視頻等科研生產(chǎn)領域不可缺少的測量儀器，當今數(shù)字頻率計不僅是作為電壓表，計算機，天線。集成數(shù)字頻率計由于所用元件少、投資少、體積?，F(xiàn)在頻率計已是向數(shù)字智能方向發(fā)展，即可。而且還可以使頻率的測量范圍和測量準確度上都比較先進.而且頻率計。頻率計的發(fā)展已經(jīng)不僅僅是一個小電子產(chǎn)品的發(fā)展也是整個民族乃至整個國家的發(fā)展，目前應用現(xiàn)代技術可以輕松地將頻率計的測頻。根據(jù)頻率計的實際情況，本設計采用串行除法運算，利用多個時鐘。周期完成一個完整的除法運算，從而兼顧了頻率計對速度和資源兩方面的要求。頻率計的系統(tǒng)原理框圖，運用自頂向下的設計思想，設計的系統(tǒng)頂層電路圖。

　　

【正文】 豫滇 .電子電路課程設計 .南京：河海大學出版社 ,2020,89～ 92. 16 王紫婷，吳蓉，張彩珍，吳曉春 .EDA 技術與應用 .蘭州：蘭州大學出版社， 2020年 17 譚會生 ,張昌凡 .EDA 技術及應用 .西安：西安電子科技大學出版社， 2020 年 4月 18 林敏 ,方穎立 .VHDL 數(shù)字系統(tǒng)設計與高層次綜合 .北京 :電子工業(yè)出版社， 2020年 本 科 畢 業(yè) 設 計 第 28 頁 共 35 頁 19 李國洪 ,沈明山 .可編程器件 EDA技術與實踐 .北京 :機械工業(yè)出版社， 2020 年 7月 20 王鎖萍 .電子設計自動化教程 .成都 :電子科技大學出版社 ,2020 年 2 月 21 周國富 .現(xiàn)場可編程門陣列及應用 .電子技術應用 ,1995 年 6月 22 潘松，王國棟 .VHDL 實用教程 .成都 :電子科技大學出版社， 1999 年 12月 23 胡乾斌 ,李光斌 ,李玲 ,喻紅 .單片微型計算機原理與應用 .武漢：華中科技大學出版社， 2020 年 2 月 24 李玉山 .電子系統(tǒng)集成設計技術 .北京：電子工業(yè)出版社 ， 2020 年 10 月 25 （美） Peter ．葛紅，黃河，吳繼明（譯）． VHDL 設計指南．北京：機械工業(yè)出版社， 2020 年 6 月 26 By Bernard Grob— Electronic circuits and applications Gregg Division— McGrawHill ， 1982— 02. 27 By Howard Johnson and Martin Graham— HighSpeed Digital Design. Publishing House of Electronics industry ， 2020— 08 . 本 科 畢 業(yè) 設 計 第 29 頁 共 35 頁 附 錄 數(shù)字頻率計各部分源程序 （ 1）測頻控制信號發(fā)生器的源程序如下： LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY TESTCTL IS PORT(CLKK:IN STD_LOGIC。 1Hz CNT_EN,RST_CNT,LOAD:OUT STD_LOGIC)。 END TESTCTL。 ARCHITECTURE BEHAV OF TESTCTL IS SIGNAL DIV2CLK:STD_LOGIC。 BEGIN PROCESS(CLKK) BEGIN IF CLKK39。EVENT AND CLKK=39。139。THEN DIV2CLK=NOT DIV2CLK。 END IF。 END PROCESS。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。039。AND DIV2CLK=39。039。THEN RST_CNT=39。139。 ELSE RST_CNT=39。039。 END IF。 END PROCESS。 LOAD =NOT DIV2CLK。 CNT_EN=DIV2CLK。 END BEHAV。 (2)十進制計數(shù)器 CNT10 源程序如下 。 本 科 畢 業(yè) 設 計 第 30 頁 共 35 頁 LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY CNT10 IS PORT(CLK,RST,ENA:IN STD_LOGIC。 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:OUT STD_LOGIC)。 END CNT10。 ARCHITECTURE ONE OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0):=0000。 BEGIN P_REG:PROCESS(CLK,RST,ENA) BEGIN IF RST=39。139。THEN CQI=0000。 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF ENA=39。139。THEN IF CQI9 THEN CQI=CQI+1。 ELSE CQI=0000。 END IF。 END IF。 END IF。 OUTY=CQI。 END PROCESS P_REG。 COUT=NOT(CQI(0) AND CQI(3))。 END ONE。 （ 3）四位鎖存器的源程序如下； LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 本 科 畢 業(yè) 設 計 第 31 頁 共 35 頁 ENTITY REG4B IS PORT(LOAD:IN STD_LOGIC。 DIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT:OUT STD_LOGIC)。 END REG4B。 ARCHITECTURE ONE OF CNT10 IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD’ EVENT AND LOAD=’ 1’ THEN DOUT=DIN。 END IF。 END PROCESS。 END ONE。 (4)系統(tǒng)時鐘分頻的 源程序如下； LIBRARY IEEE。 USE 。 USE 。 ENTITY fenpin IS PORT (CLK50 : IN STD_LOGIC。 Fre100KHz: OUT STD_LOGIC。 Fre1KHz: OUT STD_LOGIC。 Fre1Hz: OUT STD_LOGIC )。 END。 ARCHITECTURE one OF fenpin is signal F1,F2,F3:STD_LOGIC。 BEGIN PROCESS(CLK50) VARIABLE Q1 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 定義標準邏輯位矢量數(shù)據(jù)類型 VARIABLE Q2 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 定義標準邏輯位矢量數(shù)據(jù)類型 本 科 畢 業(yè) 設 計 第 32 頁 共 35 頁 VARIABLE Q3 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 定義標準邏輯位矢量數(shù)據(jù)類型 BEGIN IF RISING_EDGE(CLK50) THEN Q1 := Q1 + 1 。 Q2 := Q2 + 1 。 Q3 := Q3 + 1 。 IF Q1=20 then Q1 :=(OTHERS=39。039。)。 F1=NOT F1。 END IF。 IF Q2=12 then Q2 :=(OTHERS=39。039。)。 F2=NOT F2。 END IF。 IF Q3=24 then Q3 :=(OTHERS=39。039。)。 F3=NOT F3。 END IF。 END IF。 END PROCESS。 Fre100KHz=F1。 Fre1KHz=F2。 Fre1Hz=F3。 END 。 （ 5） 數(shù)碼管譯碼的 源程序如下 : LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY yima IS PORT( DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 本 科 畢 業(yè) 設 計 第 33 頁 共 35 頁 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END 。 ARCHITECTURE behav OF LED7 IS SIGNAL LED7:STD_LOGIC_VECTOR(7DOWNTO 0)。 BEGIN PROCESS(DIN) BEGIN CASE DIN IS 0000=DOUT=0111111。 WHEN 0001=DOUT=0000110。 WHEN 0010=DOUT=1011011。 WHEN 0011=DOUT=1001111。WHEN 0100=DOUT=1100110。 WHEN 0101=DOUT=1101101。 WHEN 0110=DOUT=1111101。 WHEN 0111=DOUT=0000111。 WHEN 1000=DOUT=1111111。 WHEN 1001=DOUT=1101111。 WHEN 1010=DOUT=1110111。 WHEN 1011=DOUT=1111100。 WHEN 1100=DOUT=0111001。 WHEN 1101=DOUT=1011110。 WHEN 1110=DOUT=1111001。 WHEN 1111=DOUT=1110001。 WHEN OTHERS=NULL。 END CASE。 END PROCESS。 END ARCHITECTURE behav。 （ 6）數(shù)碼管 顯示 的源程序如下： LIBRARY IEEE。 USE 。 USE USE 。 ENTITY wxx IS PORT(CLK:IN STD_LOGIC。 Q1,Q2,Q3,Q4： IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 wx， dx： OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END。 本 科 畢 業(yè) 設 計 第 34 頁 共 35 頁 ARCHITECTURE BHV OF wxx IS SIGNAL TEMP1： STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN P1： PROCESS(CLK) BEGIN IF (TEMP1=” 1000” )THEN TEMP1=” 1000” 。 ELSIF CLK’ EVENT AND CLK=’ 1’ THEN TEMP1=TEMP1+1。 END IF。 CASE TEMP1 IS WHEN” 0000” =dx=Q1。 wx=11111110。WHEN 0000= WHEN0001=dx=Q2。 wx=11111101。WHEN0001= WHEM0010=dx=Q3。 wx=11111011。WHEN 0010= WHEN 0011=dx=Q4。 wx=11110111。WHEN 0011= WHEN OTHERS=dx=NULL。 END CASE。 END PROCESS。 END。 本 科 畢 業(yè) 設 計 第 35 頁 共 35 頁