【導(dǎo)讀】基于FPGA任意倍數(shù)分頻器設(shè)計(jì)

　　

【正文】 end if。 end if。 else null。 end if。 else null。 end if。 end process。 process(temp) begin if rst=39。139。 then if(sel=39。139。) then if temp count/2 then clout = 39。139。 else clout = 39。039。 end if。 else null。 end if。 else clout = 39。039。 end if。 end process。 end rtl。 第 28 頁 附錄 A2 奇數(shù)分頻實(shí)現(xiàn)的程序 library ieee。 use 。 use 。 entity fenpin_o is port( clk,rst:in std_logic。 sel:in std_logic。 a2,b2,c2,d2:in integer range 1 downto 0。 clkout1:out std_logic )。 end fenpin_o。 architecture rtl of fenpin_o is signal p,q ,count1:integer range 18 downto 0。 begin count1=8*d2+4*c2+2*b2+1*a2。 process(clk) begin if rst=39。139。 then if(sel=39。139。) then if (clk39。event and clk = 39。139。 ) then if p=count11 then p=0。 else p=p+1。 end if。 end if。 else null。 第 29 頁 end if。 else p=count11。 end if。 end process。 process(clk) begin if rst=39。139。 then if(sel=39。139。) then if (clk 39。event and clk = 39。039。 ) then if q=count11 then q=0。 else q=q+1。 end if。 end if。 else null。 end if。 else q=count11。 end if。 end process。 clkout1 = 39。139。 when p (count11)/2 or q(count11)/2 else 39。039。 end rtl。 第 30 頁 附錄 A3 半整數(shù)分頻實(shí)現(xiàn)的程序 library ieee。 use 。 use 。 use 。 entity fenpin_m is port( clkin,rst:in std_logic。 sel:in std_logic。 a3,b3,c3,d3:in integer range 1 downto 0。 clkout3:buffer std_logic )。 end fenpin_m。 architecture rtl of fenpin_m is signal clk, div2:std_logic。 signal count:integer range 0 to 16 。 signal set:integer range 16 downto 0 。 begin set=8*d3+4*c3+2*b3+1*a3。 clk = clkin xor div2。 process(clk) begin if rst=39。139。 then if sel=39。139。 then if (clk 39。event and clk = 39。139。) then if (count = 0 ) then count = set1。 clkout3 = 39。139。 else 第 31 頁 count = count 1。 clkout3 = 39。039。 end if。 end if。 else count=1。 end if。 else null。 end if。 end process。 process(clkout3) begin if sel=39。139。 then if (clkout339。event and clkout3=39。139。) then div2 = not div2。 end if。 else null。 end if。 end process。 end rtl。 第 32 頁 附錄 A4 占空比可調(diào)的分頻實(shí)現(xiàn)的程序 library ieee。 use 。 use 。 use 。 use 。 entity fenpin_h is port( clk,rst:in std_logic。 sel:in std_logic。 a4,b4,c4,d4:in integer range 1 downto 0。 clkout2:out std_logic )。 end fenpin_h。 architecture rtl of fenpin_h is signal temp,m1,n1:integer range 5 downto 0。 begin m1=2*d4+1*c4。 n1=2*b4+1*a4。 process(clk,temp,sel) begin if rst=39。139。 then if sel = 39。139。 then if rising_edge(clk) then if temp = n1 1 then temp = 0。 else temp = temp +1。 end if。 第 33 頁 end if。 else null。 end if。 else temp=n11。 end if。 end process。 clkout2 = 39。139。 when temp m1 else 39。039。 end rtl。 第 34 頁 附錄 A5 小數(shù)分頻實(shí)現(xiàn)的程序 library ieee。 use . all。 use . all。 entity fenpin_x is port( clkin: in std_logic。 rst:in std_logic。 sel1:in std_logic。 a,b,c,d:in integer range 1 downto 0。 clk_out:out std_logic )。 end fenpin_x。 architecture arch of fenpin_x is ponent number port( n : in std_logic_vector(3 downto 0) 。 number0:out std_logic_vector(3 downto 0) 。 number1:out std_logic_vector(3 downto 0) )。 end ponent。 ponent fdn port ( clock_in:in std_logic。 enable:in std_logic。 n_of_fd:in std_logic_vector(3 downto 0) 。 clock_out:out std_logic ) 。 end ponent。 第 35 頁 ponent sel port ( clock_in:in std_logic。 Xnumber:in std_logic_vector(3 downto 0) 。 sel_out:out std_logic )。 end ponent。 ponent mux1 port ( a:in std_logic。 b:in std_logic。 s:in std_logic。 y:out std_logic )。 end ponent。 signal l:integer range 16 downto 0 。 signal n,x:std_logic_vector(3 downto 0) 。 signal selt :std_logic。 signal selt_not: std_logic。 signal clock_1 : std_logic。 signal clock_2 : std_logic。 signal clock_sel: std_logic。 signal n_fd : std_logic_vector(3 downto 0) 。 signal n1_fd : std_logic_vector(3 downto 0) 。 begin process(rst,sel1) begin if rst=39。139。 then if sel1=39。139。 then 第 36 頁 l=8*d+4*c+2*b+a。 else l=4。 end if。 else l=3。 end if。 end process。 process(l) begin case (l) is when 5=n=0001。x=0001。 when 6=n=0001。x=0010。 when 7=n=0001。x=0011。 when 9=n=0010。x=0001。 when 10=n=0010。x=0010。 when 11=n=0010。x=0011。 when 13=n=0100。x=0001。 when 14=n=0100。x=0010。 when 15=n=0100。x=0011。 when others=n=0000。x=0000。 end case。 end process。 number0:number port map(n,n_fd,n1_fd)。 fdn0:fdn port map(clkin,selt_not,n_fd,clock_1)。 fdnl:fdn port map(clkin,selt,n1_fd,clock_2)。 mux21:mux1 port map(clock_2,clock_1,selt,clock_sel)。 sel0:sel port map(clock_sel,x,selt)。 selt_not=n