【導(dǎo)讀】本文提出了在QuartusⅡ軟件平臺(tái)上基于FPGA的出租車計(jì)費(fèi)器的設(shè)計(jì)方案。費(fèi)、預(yù)置等功能，并用數(shù)碼管顯示車費(fèi)、里程、等待時(shí)間等信息。該系統(tǒng)配合車速傳感。器可應(yīng)用在不同車型的出租車上，實(shí)現(xiàn)計(jì)費(fèi)等所需功能。本設(shè)計(jì)的優(yōu)點(diǎn)有：生產(chǎn)可靠、穩(wěn)定且靈活性好、開發(fā)周期短、效率高、維護(hù)簡單等。

　　

【正文】 000001then en1=39。139。 若等待時(shí)間大于 2min 則 en1 置 1 else en1=39。039。 end if。 elsif fin=39。139。 then 里程計(jì)數(shù)開始 if k0=1001 then k0=0000。 if k1=1001 then k1=0000。 計(jì)程范圍 0~99 else k1=k1+1。 end if。 else k0=k0+1。 end if。 if k1amp。k000000010 then en0=39。139。 若行駛里程大于 3km 則 en0 置 1 else en0=39。039。 end if。 else en1=39。039。en0=39。039。 end if。 end if。 end process。 end rt2。 附錄 五 ： 控制模塊 VHDL 語言程序： library ieee。 use 。 use 。 use 。 entity kongzhi is port(ent0,ent1:in std_logic。 使能選擇信號 clk_in1:in std_logic。 28 分頻輸入信號 clk_in2:in std_logic。 15 分頻輸入信號 clk_out:out std_logic)。 輸出信號 end kongzhi。 architecture rt4 of kongzhi is begin process(ent0,ent1) begin if ent0=39。139。 then 實(shí)現(xiàn)二選一功能 24 clk_out=clk_in1。 elsif ent1=39。139。 then clk_out=clk_in2。 end if。 end process。 end rt4。 附錄 六 ： 計(jì)費(fèi)模塊 VHDL 語言程序： library ieee。 use 。 use 。 use 。 entity jifei is port(clk2:in std_logic。 計(jì)費(fèi)驅(qū)動(dòng)信號 start: in std_logic。 計(jì)費(fèi)開始信號 c0,c1,c2,c3: buffer std_logic_vector(3 downto 0))。 end jifei。 architecture rt3 of jifei is begin process(clk2,start) begin if start=39。039。 then c3=0000。c2=0000。c1=1000。c0=0000。 起步價(jià) 8 元 elsif clk239。event and clk2=39。139。 then if c0=1001 then c0=0000。 if c1=1001 then c1=0000。 if c2=1001 then c2=0000。 if c3=1001 then c3=0000。 計(jì)價(jià)范圍 0~ 元 else c3=c3+1。 end if。 else c2=c2+1。 end if。 else c1=c1+1。 end if。 else c0=c0+1。 end if。 end if。 end process。 end rt3。 附錄 七 ： 模 8 計(jì)數(shù)器 VHDL 語言程序： 25 library ieee。 use 。 use 。 entity tm8 is port ( nreset:in std_logic。 clk: in std_logic。 qout: buffer std_logic_vector(3 downto 0) )。 end tm8。 architecture behave of tm8 is begin process(clk,nreset) begin if(nreset=39。039。) then qout=0000 。 elsif(clk39。event and clk=39。139。) then if(qout=7) then qout=0000。 else qout=qout+1。 end if。 end if。 end process。 end behave。 附錄 八 ： 片選模塊 VHDL 語言程序： 【用模 8 控制片選，如果不放模 8 直接放占內(nèi)純，仿真時(shí)間比較長】 library ieee。 use 。 use 。 use 。 entity pianxuan is port( qo:in std_logic_vector(3 downto 0)。 t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:in std_logic_vector(3 downto 0)。 seg:buffer std_logic_vector(3 downto 0) )。 end pianxuan。 architecture behave of pianxuan is 26 begin process(qo) begin case qo is when 0000 = seg=fei0。 when 0001 = seg=fei1。 when 0010 = seg=fei2。 when 0011 = seg=fei3。 when 0100 = seg=t0。 when 0101 = seg=t1。 when 0110 = seg=mile0。 when others = seg=mile1。 end case。 end process。 end behave。 附錄 九 ： 數(shù)碼顯示 VHDL 語言程序： library ieee。 use 。 use 。 entity decode is port(qt:in std_logic_vector(3 downto 0)。 adr:in std_logic_vector(3 downto 0)。 seg:out std_logic_vector(6 downto 0)。 scan:out std_logic_vector(7 downto 0) )。 end decode。 architecture behave of decode is begin process(qt,adr) begin case qt is when 0000 = scan=01111111。 when 0001 = scan=10111111。 when 0010 = scan=11011111。 when 0011 = scan=11101111。 when 0100 = scan=11110111。 when 0101 = scan=11111011。 when 0110 = scan=11111101。 when others = scan=11111110。 end case。 case adr is 27 when 0000 = seg=1111110。 when 0001 = seg=0110000。 when 0010 = seg=1101101。 when 0011 = seg=1111001。 when 0100 = seg=0110011。 when 0101 = seg=1011011。 when 0110 = seg=1011111。 when 0111 = seg=1110000。 when 1000 = seg=1111111。 when others = seg=1111011。 end case。 end process。 end behave。 附錄 十 ： 測試寫入固定值模塊 VHDL 語言程序：【測試寫入固定值模塊 VHDL 語言程序：測試各個(gè)硬件片子能不能正常顯示】 library ieee。 use 。 use 。 use 。 entity fuzhi is port( t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:buffer std_logic_vector(3 downto 0) )。 end fuzhi。 architecture behave of fuzhi is begin t0=0001。 t1=0000。 mile0=0011。 mile1=0010。 fei0=0111。 fei1=0110。 fei2=0101。 fei3=0100。 end behave。