【正文】 線，功能和sel0差不多，在超過20公里的時(shí)候，價(jià)格翻倍，為3元/公里。 設(shè)計(jì)價(jià)格累加單元在累加單元中分為個(gè)位的累加（adder1）和十位的累加(adder3)，即價(jià)錢分的累加和角的累加: adder1的原理圖Fig. adder1 principles adder1的波形圖Fig. adder1 the waveform chartda[4..1]是固定的單價(jià)值，q[4..1]是經(jīng)過累加以后的值。把它們存放在寄存器dreg中，儲(chǔ)存以后再進(jìn)行累加。74283是一個(gè)4位全加器，在于6相加的時(shí)候，由于6是10的補(bǔ)碼，所以加6和減10是等價(jià)的，所以在左下方的74283就等于把加完的數(shù)進(jìn)行減10運(yùn)算，lmp_pare是一個(gè)比較器，在全加器得到的數(shù)大于10的時(shí)候，選擇減過的數(shù)繼續(xù)循環(huán)加，如果小于10，選擇沒減過的數(shù)繼續(xù)循環(huán)加。在此圖中有一個(gè)寄存器dreg： 寄存器組合電路圖Fig. Register portfolio circuit diagram 寄存器組合的波形圖Fig. Figure register portfolio waveform這是寄存器的具體框圖以及仿真波形圖。它要保證數(shù)據(jù)的累加不會(huì)發(fā)生多加或少加的情況，在脈沖的上升沿到達(dá)是把數(shù)據(jù)送出。因?yàn)镈觸發(fā)器是上升沿觸發(fā)的，就可以用D觸發(fā)器設(shè)計(jì)一個(gè)組合電路來完成這個(gè)功能。ena是一個(gè)使能信號(hào)，只有ena在高的時(shí)候才讓寄存器工作。為了便于以后的調(diào)用，我們?cè)谖募A中建立了默認(rèn)符號(hào)。 寄存器默認(rèn)符號(hào)Fig. Register acquiescence symbols 十位累加器adder3的原理圖Fig. 10 accumulator adder3 principles 十位累加器adder3的波形圖Fig. Figure 10 accumulator adder3 the waveform十位累加器的功能和個(gè)位累加器的功能基本上是相同的，在十位累加器中有一個(gè)a4電路和一個(gè)D觸發(fā)器，作用是延時(shí)，cout的輸出是一個(gè)比clk高電位更短的脈沖，防止時(shí)序電路中競爭冒險(xiǎn)的出現(xiàn)。在此我也生成一個(gè)符號(hào)用于以后使用： adder3的符號(hào)Fig. Adder3 symbols在計(jì)數(shù)電路中，由于出租車在小于3公里以內(nèi)價(jià)格是一定的，規(guī)定在3公里以內(nèi)價(jià)格為5元，大于3公里價(jià)格才進(jìn)行遞加。所以我設(shè)計(jì)了如下的電路： 計(jì)數(shù)電路jj_t1的原理圖Fig. Count circuit jj_t1 principles 計(jì)數(shù)電路jj_t的波形圖Fig. Count circuit jj_t the waveform chartjj_t1的功能是在開始保持5不變，即在行駛的前3公里內(nèi)，價(jià)格一直在5元。在超過3公里以后，再進(jìn)行價(jià)格遞加。根據(jù)進(jìn)位信號(hào)的輸出來控制jj_t2的計(jì)數(shù)。即控制更高價(jià)格位的數(shù)值。jj_t1也是作為單價(jià)元的計(jì)數(shù)位。同樣我也給它生成一個(gè)符號(hào)： jj_t1的符號(hào)Fig. jj_t1 symbols jj_t2的原理圖Fig. jj_t2 principles jj_t2的原理圖Fig. jj_t2 principles根據(jù)從jj_t1得到的進(jìn)位信號(hào)作為jj_t2的時(shí)鐘，進(jìn)行十元，百元，千元的計(jì)數(shù)。說明一下，7490 TTL是一個(gè)可二/五分頻十進(jìn)制計(jì)數(shù)器，從QA接到CLKB進(jìn)行組合，輸出10分頻，正好作為高位的時(shí)鐘。 jj_t2的符號(hào)Fig. jj_t2 symbols 顯示電路的原理圖Fig. That the principles of circuit 顯示電路的波形圖Fig. Show circuit the waveform此顯示電路是選用了一個(gè)20選4的一個(gè)選擇器，時(shí)鐘經(jīng)過一個(gè)計(jì)數(shù)器，產(chǎn)生一個(gè)0－4的的三位BCD碼，即sel0，sel1和sel2。運(yùn)用這三個(gè)信號(hào)，對(duì)20 to 4的選擇輸入，同時(shí)也作為數(shù)碼的選擇信號(hào)，進(jìn)行外部數(shù)碼管的選擇。值得說明一下的是，dp是在sel[2..0]=“001”的時(shí)候產(chǎn)生，即只有在倒數(shù)第二位顯示。也就是在元的那位上有小數(shù)點(diǎn)，這樣在顯示的時(shí)候變的比較清楚了，小數(shù)點(diǎn)前是整數(shù)（單位元），小數(shù)點(diǎn)后是單位角。 用掃描方式完成，就對(duì)掃描的頻率有要求。根據(jù)人眼的視覺特征，若在不產(chǎn)生閃爍感覺的情況下，掃描頻率必須在20HZ以上。在此需要顯示的是金額，用在出租車計(jì)價(jià)器上到千元應(yīng)該足夠了。所以有5個(gè)數(shù)字需要掃描，這樣100HZ的掃描頻率即滿足要求。 掃描電路每次只顯示一個(gè)數(shù)字，闡釋顯示那位數(shù)字有數(shù)據(jù)選擇器決定。因?yàn)橛?位數(shù)需要顯示，每位又是由4個(gè)二進(jìn)制數(shù)表示。這樣就需要20選4的集成芯片才能完成。 它的作用是為數(shù)據(jù)選擇器提供地址碼，數(shù)據(jù)選擇器根據(jù)它提供的地址碼，從24個(gè)數(shù)據(jù)中選出4個(gè)。 顯示數(shù)字 顯示電路的符號(hào)Fig. Show circuit symbols 為了給顯示一個(gè)比較合適的時(shí)鐘脈沖，在此我設(shè)計(jì)了一個(gè)分頻器jj_fre: 分頻電路的原理圖Fig. The principles of subfrequency circuits 分頻電路的波形圖Fig. Subfrequency circuits waveform Figure 這是一個(gè)25分頻電路，它是由兩個(gè)5分頻電路組成的（7490是一個(gè)2/5分頻器和十進(jìn)制計(jì)數(shù)器，給clka輸入時(shí)鐘的時(shí)候，從qa輸出2分頻信號(hào)；給clkb輸入時(shí)鐘的時(shí)候，從qb輸出5分頻信號(hào)）。在由以上幾個(gè)部分的綜合，可以得到總的設(shè)計(jì)?？偟脑O(shè)計(jì)原理圖見附件。介紹一下進(jìn)行下載的主要過程：1. 打開MAX+plus II，輸入設(shè)計(jì)文件。2. 指定為當(dāng)前文件：Assign/Device 選擇下載器件。3. MAX+plus II/piler 進(jìn)行編譯。4. 進(jìn)行管腳分配（一般由軟件自動(dòng)分配，如果人工分配，配置后重新編譯方可以生效。5. MAX+plus II/programmer，打開編程界面，在option/Hardware Setup，設(shè)置下載方式（BlasterINV）。6. 指定編程文件（一般自動(dòng)進(jìn)行）*.pof執(zhí)行program。7. 打開MAX+plus II/Floorplan Editor 查看管腳。8. 在開發(fā)機(jī)上連線，并驗(yàn)證設(shè)計(jì)結(jié)果。 組合邏輯電路的冒險(xiǎn)現(xiàn)象前面所有的組合邏輯電路的設(shè)計(jì)都是在理想情況下進(jìn)行的，即假設(shè)電路中的連線和元件中的集成門都沒有延遲，電路中的多個(gè)輸入信號(hào)發(fā)生變化時(shí)，都同時(shí)瞬間完成的。信號(hào)在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為毛刺。如果一個(gè)組合邏輯電路中有毛刺出現(xiàn)，就說明該電路存在冒險(xiǎn)。由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級(jí)傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計(jì)中尤為突出。所以我們必須檢查設(shè)計(jì)中所有時(shí)鐘、清零和置位等對(duì)毛刺敏感的輸入端口，確保輸入不會(huì)含有任何毛刺。，這是對(duì)最低計(jì)費(fèi)顯示位的仿真波形圖。圖中在輸出端q1多次出現(xiàn)毛刺。 仿真波形圖Fig. Figure simulation waveform我們可以通過改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來減少毛刺的發(fā)生。毛刺并不是對(duì)所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害，我們可以說D觸發(fā)器的D輸入端對(duì)毛刺不敏感。 根據(jù)這個(gè)特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。以上方法可以大大減少毛刺，但它并不能完全消除毛刺，有時(shí)，我們必須手工修改電路來去除毛刺。我們通常使用采樣的方法。 一般說來，冒險(xiǎn)出現(xiàn)在信號(hào)發(fā)生電平轉(zhuǎn)換的時(shí)刻，也就是說在輸出信號(hào)的建立時(shí)間內(nèi)會(huì)發(fā)生冒險(xiǎn)，而在輸出信號(hào)的保持時(shí)間內(nèi)是不會(huì)有毛刺信號(hào)出現(xiàn)的。如果在輸出信號(hào)的保持時(shí)間內(nèi)對(duì)其進(jìn)行“采樣” ，就可以消除毛刺信號(hào)的影響。有兩種基本的采樣方法：一種方法是在輸出信號(hào)的保持時(shí)間內(nèi)，用一定寬度的高電平脈沖與輸出信號(hào)做邏輯與運(yùn)算，由此獲取輸出信號(hào)的電平值。另一種方法是利用D觸發(fā)器的D輸入端對(duì)毛刺信號(hào)不敏感的特點(diǎn)，在輸出信號(hào)的保持時(shí)間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號(hào)，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。結(jié) 論通過本次可編程邏輯器件設(shè)計(jì)計(jì)價(jià)器的設(shè)計(jì)，使我整體上有一個(gè)提高，了解了設(shè)計(jì)過程，使我基本掌握了Max+plusⅡ的使用，同時(shí)深刻體會(huì)到CPLD的設(shè)計(jì)特點(diǎn)。運(yùn)用了所學(xué)的知識(shí)，解決了實(shí)際問題，增長了經(jīng)驗(yàn)。設(shè)計(jì)基本能夠達(dá)到預(yù)期的結(jié)果，在計(jì)價(jià)器的組合邏輯電路中，我在仿真的過程中出現(xiàn)過競爭冒險(xiǎn)的現(xiàn)象。根據(jù)我們?cè)凇稊?shù)字電路邏輯設(shè)計(jì)》中學(xué)到的知識(shí)，可以通過修改邏輯設(shè)計(jì)、引入取樣脈沖或在輸出端加濾波電容的方法來消除競爭冒險(xiǎn)現(xiàn)象。我在設(shè)計(jì)中運(yùn)用了增加多個(gè)反向二極管的組合電路來增加脈沖輸出的延遲時(shí)間，以達(dá)到消除競爭冒險(xiǎn)的作用。由于時(shí)間倉促，在整體設(shè)計(jì)中還未達(dá)到理想的設(shè)計(jì)效果。希望在以后的學(xué)習(xí)工作中繼續(xù)完善。參考文獻(xiàn)[1] 宋萬杰，羅豐，吳順君編著。CPLD技術(shù)及應(yīng)用。西安電子科技大學(xué)出版社，1999[2] 趙曙光，郭完有，楊頌華編著?？删幊踢壿嬈骷怼㈤_發(fā)和應(yīng)用。西安：西安電子科技大學(xué)出版社，2000[3] 劉寶琴，張芳蘭，田立生編著。Altera 可編程邏輯器件及其應(yīng)用。北京：清華大學(xué)出版社，1995[4] 褚振勇，翁木云編著。FPGA 設(shè)計(jì)及應(yīng)用。西安：西安電子科技大學(xué)出版社，2002[5] 黃正瑾。在系統(tǒng)編程技術(shù)及其應(yīng)用。南京：東南大學(xué)出版社，1997[6] 馬群生等。MAX+PLUSⅡ,1995[7] 孟憲元 .:電子工業(yè)出版社,1994[8] [9] 宋萬杰。FLEX 10K系列可編程邏輯器件。國外電子元器件，1999[10] 高梅國等。三種信號(hào)處理器的CPLD設(shè)計(jì)。電子技術(shù)應(yīng)用，1999[11] Altera公司。Design with MAX+PLUSⅡ.1997[12] 常青，陳輝煌等?？删幊虒Ｓ眉呻娐芳皯?yīng)用及設(shè)計(jì)實(shí)踐。北京：國際工業(yè)出版社，1998[13] 李惠敏。數(shù)字集成電路設(shè)計(jì)及實(shí)驗(yàn)。天津大學(xué)電子系實(shí)驗(yàn)技術(shù)教研室，1994[14]、開發(fā)與應(yīng)用. 西安：西安電子科技大學(xué)出版社，2000[15]：清華大學(xué)出版社，1998[16]楊暉、：北京航空航天大學(xué)出版社,1997[17]朱明程．FPGA原理及其應(yīng)用設(shè)計(jì)．北京：電子工業(yè)出版社，1994[18]宋萬杰,羅豐,：西安電子科技大學(xué)出版社, 1999[19]褚振勇,：西安電子科技大學(xué)出版社，2002[20]瓊：努特森，艾拉．比茨．Workshop：visual user’s Guide[M]．California：Sun Microsystems，Inc．Business，2001．[21] 薛志華 , 核電子學(xué)與探測技術(shù)2004年1期[22] 黃越輝 黃自龍 基于CPLD的電力電子集成化控制器的研究, 電力電子技術(shù),2004年2期附錄A設(shè)計(jì)總圖致 謝本次畢業(yè)設(shè)計(jì)的完成有賴于各位老師和同學(xué)的熱心幫助，在此我要向馮老師表示由衷的感謝。感謝他在畢業(yè)設(shè)計(jì)期間給與我的悉心指導(dǎo)。在幾個(gè)月的畢業(yè)設(shè)計(jì)中，馮老師待人和藹，工作認(rèn)真，治學(xué)嚴(yán)謹(jǐn)，對(duì)我影響很深，并且對(duì)我論文提出了不少寶貴意見。通過本次的畢業(yè)設(shè)計(jì)使我的專業(yè)知識(shí)不斷提高，鍛煉了我的理論應(yīng)用能力，掌握了一些解決問題的方法。同時(shí)，感謝我們組的同學(xué)，我們一起解決困難，增進(jìn)了友誼，培養(yǎng)了團(tuán)隊(duì)合作精神。在此，我再次向以上各位老師和同學(xué)們表示衷心的感謝。