大規(guī)模數(shù)字邏輯課程設(shè)計---交通燈設(shè)計-其他專業(yè)-資料下載頁
2025-01-19 10:29本頁面
【導(dǎo)讀】2.系統(tǒng)邏輯設(shè)計：··········································································4
【正文】 0。 green1=139。b0。 yellow1=139。b1。 red2=139。b1。 green2=139。b0。 yellow2=139。b0。 nxstate=st2。 end st2:begin//S2:南北紅 (10 秒 ),東西綠 (10 秒 ) red1=139。b1。 green1=139。b0。 yellow1=139。b0。 red2=139。b0。 green2=139。b1。 yellow2=139。b0。 nxstate=st3。 end st3:begin //S3:南北紅 (5 秒 ),東西黃 (5 秒 ) red1=139。b1。 green1=139。b0。 yellow1=139。b0。 red2=139。b0。 green2=139。b0。 7 yellow2=139。b1。 nxstate=st0。 end endcase endmodule : 將 MODUL_SEL撥碼開關(guān)組合為 1,2,8 撥上 3,4,5,6,7 撥下 ,是數(shù)碼管顯 示為 C1. ① 建立工程 ,對建立的工程命名、文件命名，選擇相應(yīng)的芯片及配置，然后在打開的工程下建立 VerilogHDL語言編寫的文件：文件名分別是 traffic、 clk_div，將這兩個文件同時加入此工程內(nèi)。 ② 將相應(yīng)的文件轉(zhuǎn)換為符號文件，并創(chuàng)建一個 block，生成電路原理圖，然后將此文件保存到當(dāng)前工程下，并將文件名命名為 Block,然后將其設(shè)置為頂層實體。 ③ 將步驟 2 中生成的 Block文件先進行綜合，待綜合無誤之后進行管腳分配，之后進行全編譯生成我們需要下載到開發(fā)板上的 sof 文件，然后加入下載界面，選擇相應(yīng)的設(shè)置 ，且在 JTAG 模式下，然后下載該 sof 文件來觀察開發(fā)板上LED 的變化現(xiàn)象。 5. 實驗原理圖： 8 從圖中可以看出開發(fā)板的系統(tǒng)時鐘在經(jīng)過預(yù)分頻后會由 50MHZ分頻到我們所需要的 1HZ，然后在時鐘的控制下，信號燈會一次按照指定的順序來亮或者滅，從而達(dá)到信號燈的循環(huán)控制。 設(shè)計端口 芯片引腳 開發(fā)平臺模塊 EP2C35F484C7 clk_in PIN_L1 red1 PIN_Y13 LED0 yellow1 PIN_U14 LED1 green1 PIN_W16 LED2 red2 PIN_AA16 LED3 yellow2 PIN_AA17 LED4 green2 PIN_V14 LED5 reset PIN_U22 ： （ 1）根據(jù) traffic 文件代碼創(chuàng)建符號文件： 9 （ 2）根據(jù) clk_div 文件代碼創(chuàng)建符號文件： （ 3）綜合時顯示框 （ 4）全編譯時顯示框 （ 5）下載文件的界面： 10 通過這次的課程設(shè)計，使我對一些基礎(chǔ)知識進一步的理解，熟練了軟件 Qutars 中的一些基本操作，并且對 一個設(shè)計實例中的整個運作流程有所了解，知道了每個操作步驟的具體作用，這樣可以是自己避免一些常規(guī)的錯誤。在此編寫控制信號的代碼時候，其中有些語法知識需要認(rèn)真理解，當(dāng)編譯代碼時候發(fā)生錯誤時需要一步一步地來進行調(diào)試，只有這樣才能夠得到我們所需要的理想值。 《 VerilogHDL綜合實用教程》 著 孫海平 譯 清華大學(xué)出版社 2021. 1
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