【文章內(nèi)容簡(jiǎn)介】 x xc x x xc N x N x N x Nc x c x c N x Nc x c = + + + + + + + = + + + + 22200 0 0[ 1 ] [ 1 ] [ 1 ] ) 2( [ 0] [ 0] [ 1 ] [ 1 ] [ 1 ] [ 1 ] ) 2BBBx c N x Nc x c x c N x N+ + + + （ 218） 或者可以寫(xiě)成更為簡(jiǎn)潔的如下形式： )][],[(2][][210101010? ? ? ???????????BbNnNbNN bbbb nxncfnxncy （ 219） 函數(shù) ])[],[( nxncf b 的實(shí)現(xiàn)需要特別注意。首選方法是利用一個(gè) LUT 實(shí)現(xiàn)映射])[],[( nxncf b 。也就是說(shuō)預(yù)先編程 N2 個(gè)字的一個(gè) LUT，以接受一個(gè) N 位輸入向量]]1[],1[],0[[ ?? Nxxxx bbbb ?，輸出為 ])[],[( nxncf b 。各個(gè)映射 ])[],[( nxncf b 都由相應(yīng)的二次冪加權(quán)并累加。利用如圖 27所示的移位加法器就能夠 有效地實(shí)現(xiàn)累加。在 N 次查詢循環(huán)后就能完成了對(duì)內(nèi)積 y的計(jì)算 [8]。 ]0[0x ][1x 0Bx ? ][0x ][1x ]1[Bx?? ?]1[0 ?Nx ]11 ?N ]1[ ?B ? TUL+ / 寄存器算 法 表累 加 器Y12??BB??? t0t加減移 位 寄 存 器 圖 27 移位加法器 DA體系結(jié)構(gòu) DA 系統(tǒng) 下面我們要討論的是如何修復(fù)式（ 215）使之能夠處理有符號(hào)補(bǔ)碼。在補(bǔ)碼中，最高位有效位用來(lái)區(qū)別正數(shù)和負(fù)數(shù)。例如變 3 的編碼是 102 3104101 ?????? 。所以我們將采用下面的 (B+1)位表示方法： ??????10 ][2][2][Bb bbBB nxnxnx （ 220） 與 式（ 219）聯(lián)立得到輸出 y的定義如下： ? ????????1010 ])[],[(2])[],[(2BbNn BbBB nxncfnxncfy （ 221） 要實(shí)現(xiàn)有符號(hào) DA系統(tǒng)，可以通過(guò)兩種選擇來(lái)修改無(wú)符號(hào) DA系統(tǒng)。這就是： （ 1）帶有加 /減控制的累加器 （ 2）采用具有一個(gè)額外輸入的 ROM 使用最常見(jiàn)的可轉(zhuǎn)換累加器，因?yàn)?LUT 表中額外的輸入位還需一個(gè)兩倍字長(zhǎng)的LUT表。 3 EDA 技術(shù)和可編程邏輯器件 EDA 技術(shù) EDA 技術(shù)簡(jiǎn)介 【 15】 EDA 是 Electronic Design Automation 的縮寫(xiě)，意思是電子設(shè)計(jì)自動(dòng)化，即利用計(jì)算機(jī)自動(dòng)完成電子系統(tǒng)的設(shè)計(jì)。 EDA 技術(shù)是以計(jì)算機(jī)和微電子技術(shù)為先導(dǎo)，匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)?、邏輯學(xué)、微電子工藝與結(jié)構(gòu)學(xué)和計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科最新成果的先進(jìn)技術(shù)。 EDA 技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，通過(guò)功能強(qiáng)大的計(jì)算機(jī)和 EDA 工具軟件平臺(tái)，對(duì)以硬件描述語(yǔ)言 HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合，以及邏輯優(yōu)化和仿真測(cè)試，以至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。 QUARTUS II 軟件介紹 QUARTUS II 是 ALTERA 公司在 21世紀(jì)初推出的 FPGA/CPLD 開(kāi)發(fā)環(huán)境，是 ALTERA前一代 FPGA/CPLD 集成開(kāi)發(fā)環(huán)境 MAX+PLUS II的更新?lián)Q代產(chǎn)品，其功能強(qiáng)大，界面友好，使用簡(jiǎn)便。 QUARTUS II 軟件集成了 ALTERA 的 FPGA/CPLD 開(kāi)發(fā)流程中所涉及的所有工具和第三方軟件接口。圖 31給出了 QUARTUS II軟件的交互界面。 圖 31 QUARTUS II軟件的交互界面 QUARTUS II 具有一下特點(diǎn) 【 16】 ： A． 支持多時(shí)鐘定時(shí)分析、 Logic LockTM 基于塊的設(shè)計(jì)、 SOPC（可編程的片上系統(tǒng) )、 內(nèi)嵌 Signal TapII邏輯分析儀和功率估計(jì)器等高級(jí)工具。 B． 易于引腳分配和時(shí)鐘約束。 C． 強(qiáng)大的 HDL 綜合能力。 D．支持的器件種類多。 利用 QUARTUS II軟件進(jìn)行 FPGA/CPLD 開(kāi)發(fā)的流程如 圖 32所示。 圖 32 FPGA/CPLD開(kāi)發(fā)流程圖 FPGA 介紹 可編程邏輯器件 PLD(Programmable Logic Devices)是 ASIC(Application Specific Integrated Circuits)的一個(gè)重要分支。 FPGA 屬于復(fù)雜高密度的 PLD 器件。 FPGA 使用了可編程的查找表 (Look Up Table,LUT)結(jié)構(gòu) ,其中 LUT 是可編程的最小的邏輯構(gòu)成單元 【 17】 。 LUT 示 意圖如圖 33所示。 L U TI N 3I N 2I N 1I N 0O U T 0 圖 33 查找表結(jié)構(gòu)圖 由于設(shè)計(jì)人員可以將存儲(chǔ)在片外的 EPPROM 或者計(jì)算機(jī)的配置數(shù)據(jù)控制加載到FPGA 器件中進(jìn)而實(shí)現(xiàn)在現(xiàn)場(chǎng)修改器件的邏輯功能 ， FPGA 得 到了普遍的應(yīng)用。 下面以 CYLONEII 系列 FPGA 器件為例來(lái)介紹一下 FPGA 器件的結(jié)構(gòu)。 CYLONEII系列 FPGA 器件是由美國(guó) Altera 公司生產(chǎn)的中端產(chǎn)品。 CYLONEII 系列 FPGA 器件采用了 90nm 工藝，片 內(nèi)邏輯單元數(shù)量最多可達(dá) 68416 個(gè)邏輯單元，片內(nèi)存儲(chǔ)器容量最多可達(dá) ，用戶可用引腳最多有 622 個(gè)。 CYLONEII 系列 FPGA 器件嵌有乘法器，這些乘法器可用于完成高速乘法操作，使得 CYLONEII 系列 FPGA 器件的數(shù)字信號(hào)處理能力得到增強(qiáng)。 CYLONEII 系列 FPGA 器件的速度等級(jí)有三個(gè)： 6， 7和 8，其中 6的速度最快。 CYLONEII 系列 FPGA 器件的 內(nèi)部資源是按行、列的方式呈二維分布，如圖 34所示。這些資源主要包括邏輯陣列、 M4k 存儲(chǔ)器塊、乘法器等。這些資源模塊通過(guò)FPGA 內(nèi)部的各種連接通路連接起來(lái)。 IOEP L L I O E P L LIOEP L LI O E邏輯陣列M4k內(nèi)存塊邏輯陣列乘法器邏輯陣列M4k內(nèi)存塊邏輯陣列P L L 圖 34 EP2C20 資 源分布圖 邏輯單元 (Logic Element,LE)是 FPGA 內(nèi)部用于完成用戶資源的最小單元。一個(gè)邏輯陣列包含 16 個(gè)邏輯單元以及一些其他資源。一個(gè)邏輯單元主要有以下部件組成：一個(gè) 4輸 入的查找表，一個(gè)可編程的寄存器，一條進(jìn)位鏈和一條寄存器級(jí)聯(lián)鏈。邏輯單元結(jié)構(gòu)圖如 圖 35所示。 時(shí) 鐘 使 能 1時(shí) 鐘 使 能 0時(shí) 鐘 1時(shí) 鐘 0時(shí) 鐘 選 擇邏 輯異 步復(fù) 位邏 輯I N 0I N 1I N 3I N 2進(jìn) 位 邏 輯鏈 輸 入寄 存器 級(jí)聯(lián) 鏈L U T進(jìn)位鏈同 步加 載和 復(fù)位DC L R E NQ行 連 接 、 列 連 接 、直 接 連 接本 地 連 接寄 存 器 級(jí) 鏈輸 出行 連 接 、 列 連 接 、直 接 連 接 圖 35 邏輯單元結(jié)構(gòu)圖 CYLONEII 系列 FPGA 器件內(nèi)部的存儲(chǔ)器是 以 M4k 存 儲(chǔ)器塊的形式按列排列的，每個(gè) M4k 存儲(chǔ)器塊的大 小為 4608bit。 M4k 存儲(chǔ)器塊包括輸入 /輸出寄存器，輸入寄存器用于同步輸入信號(hào)，輸出寄存器在設(shè)計(jì)中增加一級(jí)流水線，使用輸入 /輸出寄存器可以改善電路的性能。 M4k 存儲(chǔ)器除了可以用作標(biāo)準(zhǔn)的存儲(chǔ)器使用外，還可以被配置為移位寄存器、先入先出寄存器、只讀存儲(chǔ)器等。 CYLONEII 系列 FPGA 器件內(nèi)部嵌有硬件乘法器，可以完成高速乘法運(yùn)算操作。實(shí)現(xiàn)許多數(shù)字信號(hào)處理運(yùn)算如濾波、快速傅里葉變換、卷積、解相關(guān)等。 CYLONEII 系列 FPGA 器件關(guān)于時(shí)鐘控制的部分主要是全局時(shí)鐘網(wǎng)絡(luò)和鎖相環(huán)（ PLL）。全局時(shí)鐘網(wǎng)絡(luò)負(fù)責(zé)把時(shí)鐘分配到器件內(nèi)部的各個(gè)單元，控制器件內(nèi)部的所有資源。鎖相環(huán)可以完成分頻、倍頻、移相等關(guān)于時(shí)鐘的基本操作。 硬件描述語(yǔ)言 VHDL 硬件描述語(yǔ)言 (HDL， Hardware Description Language)是 EDA技術(shù)的重要組成部分，常用的硬件描述語(yǔ)言有 VHDL， Verilog， ABEL等， VHDL是 EDA技術(shù)的主流硬件描述語(yǔ)言之一，也是設(shè)計(jì)所采用的硬件描述語(yǔ)言 【 18】 。 VHDL 的英文全名是 Very High Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。 1987 年 VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自 IEEE 公布了 VHDL(IEEE1076)的標(biāo)準(zhǔn)版本之后，各 EDA 公司相繼推 出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宜布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)化硬件描述語(yǔ)言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高抽象層次和系統(tǒng)描述能力上擴(kuò)展了 VHDL 的內(nèi)容，公布了新版本的 VHDL 即 IEEE 標(biāo)準(zhǔn)的 10761993，又得到了眾多 EDA公司的支持，在電子工程領(lǐng)域，己成為事實(shí)上的通用硬件描述語(yǔ)言。有專家預(yù)言，在新的世紀(jì)中， VHDL 和 Verilog 將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、 功能和接口。除了含有許多硬件特征的語(yǔ)句外， VHDL的風(fēng)格和語(yǔ)法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體分成外部和內(nèi)部，外部是可視的，是端口，內(nèi)部是不可視的，是內(nèi)部功能和算法的完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成之后，其它的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 應(yīng)用 VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下： (1)支持從系統(tǒng)級(jí)到門級(jí)電路的描述，同時(shí)也支持多層次的混合描述：描述形式可以是結(jié)構(gòu)描述，也 可以是行為描述，或二者兼而有之。 VHDL 支持從上到下的設(shè)計(jì)，也支持從下到上的設(shè)計(jì) 。支持模塊化設(shè)計(jì)，也支持層次化設(shè)計(jì)。 (2)VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，在設(shè)計(jì)早期，即尚未完成設(shè)計(jì)時(shí)，就可以就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行仿真模擬。也就是在遠(yuǎn)離門級(jí)的較高層次上進(jìn)行模擬，使設(shè)計(jì)一者在設(shè)計(jì)早期就能對(duì)整個(gè)設(shè)計(jì)項(xiàng)目的結(jié)構(gòu)和功能的可行性做出決策。 (3)VHDL具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計(jì)的模塊分解和已有設(shè)計(jì)模塊的再利用功能。 VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念 都為大型設(shè)計(jì)項(xiàng)目的分解和并行工作提供了有利的支持。這一點(diǎn)符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計(jì)完成必須由多人甚至由多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn)的市場(chǎng)需求。 (4)用 VHDL完成的一個(gè)確定的設(shè)計(jì)項(xiàng)目，在 EDA工具軟件的支持下，編譯器將VHDL所表達(dá)的電路功能自動(dòng)地轉(zhuǎn)換為文本方式表達(dá)的基本邏輯元件連接圖 一網(wǎng)表文件。應(yīng)用 EDA工具的邏輯優(yōu)化功能，可以自動(dòng)的把一個(gè)綜合后的設(shè)計(jì)項(xiàng)目變成一個(gè)更小、更高速的電路系統(tǒng)。反過(guò)來(lái)，設(shè)計(jì)者還可以從綜合和優(yōu)化后的電路獲得設(shè)計(jì)信息，反饋去更新修改 VHDL設(shè)計(jì)描述，使之更加完善。 (5)VHDL對(duì)設(shè)計(jì)項(xiàng)目的描述具有獨(dú)立性，實(shí)際設(shè)計(jì)者可以在不懂硬件的結(jié)構(gòu)，不知最終實(shí)現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨(dú)立的設(shè)計(jì)。正是因?yàn)?VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)， VHDL的設(shè)計(jì)項(xiàng)目的目標(biāo)硬件器件具有廣闊 的選擇范圍，其中包括各系列的 GPLD， FPGA及各種門陣列器件。 (6)VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)項(xiàng)目，在不改變?cè)闯绦虻臈l件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變?cè)O(shè)計(jì)項(xiàng)目的規(guī)模和結(jié)構(gòu)。 4 基于 FPGA 的 FIR 濾波器設(shè)計(jì) 首先確定基于 Matlab 的 FIR 數(shù)字低通濾波器的指標(biāo)系數(shù)，再利用分布式算法結(jié)構(gòu)， VHDL 硬件語(yǔ)言完成設(shè)計(jì)與仿真，最后實(shí)現(xiàn)硬件系統(tǒng)以及硬件測(cè)試 。