【正文】 為幅度特性函數(shù)， )(wd? 為相位特性函數(shù)。頻率設計法的基本設計流程如圖 26所示。因此，可以在理想頻率下響應特性的通帶與阻帶之間設置過渡帶，從而減小逼近誤差。 )( jwd eH ，一般 )( jwd eH 為具有理想頻率特性，并滿足線性相位的要求。最大誤差最小化能使幅度誤差在整個逼近頻段上均勻分布，即所設計的 FIR 數(shù)字濾波器的幅度特性在通帶和阻帶范圍內是等波紋的，且可以分別獨立控制通帶和阻帶的波紋幅度，并且在濾波器長度給定的情況下，加權的幅度波紋誤差最小。對于 FIR數(shù)字低通濾 波器，常取 : ??? ?? ??? ??? wwk wwkwWpp, 0,/)( 12 (211) 式中， 1? 和 2? 分別為濾波器設計指標中通帶和阻帶的振蕩波紋幅度， k 為正的系數(shù)。 （ 2）采用雷米茲交替算法，獲得所設計的濾波器的單位脈沖響應 )(nh 。頻率采樣設計法可以設計某些特殊濾波器，且其設計過程簡單，但阻帶衰減明顯，若適當選取過渡帶樣點值，會取得較窗函數(shù)設計法略好的衰耗特性。使用 FPGA 器件設計數(shù)字系統(tǒng)電路的主要優(yōu)點如下 【 13】 ： （ 1）設計靈活 使用 FPGA 器件，可以不受標準系列器件在邏輯功能上的限制。用 FPGA 器件實現(xiàn)數(shù)字系統(tǒng)時用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少印刷線路板面積和印刷線路板數(shù)目，最終導致系統(tǒng)規(guī)模的全面縮減。 （ 4）縮短設計周期 出于 FPGA 器件的可編程性和 靈活性，用它來設計一個系統(tǒng)所需時間比傳統(tǒng)方法大為縮短。 （ 5）工作速度快 FPGA/CPLD 器件的工作速度快，一般可以達到幾百兆赫茲，遠遠大于 DPS 器件。首先，使用 FPGA 器件修改設計方便，設計周 FPGA 器件進行系統(tǒng)設計能節(jié)約成本。 ??????? 10 )(*)(, Nn nxncxcy = [ 0] [ 0] [1 ] [1 ] [ 1 ] [ 1 ]c x c x c N x N+ + （ 215） 進一步假設系數(shù) ][nc 是已知常數(shù)， ][nx 是變量。各個映射 ])[],[( nxncf b 都由相應的二次冪加權并累加。在補碼中，最高位有效位用來區(qū)別正數(shù)和負數(shù)。 3 EDA 技術和可編程邏輯器件 EDA 技術 EDA 技術簡介 【 15】 EDA 是 Electronic Design Automation 的縮寫，意思是電子設計自動化，即利用計算機自動完成電子系統(tǒng)的設計。 QUARTUS II 軟件集成了 ALTERA 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。 C． 強大的 HDL 綜合能力。 FPGA 屬于復雜高密度的 PLD 器件。 下面以 CYLONEII 系列 FPGA 器件為例來介紹一下 FPGA 器件的結構。 CYLONEII 系列 FPGA 器件的速度等級有三個： 6， 7和 8，其中 6的速度最快。 IOEP L L I O E P L LIOEP L LI O E邏輯陣列M4k內存塊邏輯陣列乘法器邏輯陣列M4k內存塊邏輯陣列P L L 圖 34 EP2C20 資 源分布圖 邏輯單元 (Logic Element,LE)是 FPGA 內部用于完成用戶資源的最小單元。 時 鐘 使 能 1時 鐘 使 能 0時 鐘 1時 鐘 0時 鐘 選 擇邏 輯異 步復 位邏 輯I N 0I N 1I N 3I N 2進 位 邏 輯鏈 輸 入寄 存器 級聯(lián) 鏈L U T進位鏈同 步加 載和 復位DC L R E NQ行 連 接 、 列 連 接 、直 接 連 接本 地 連 接寄 存 器 級 鏈輸 出行 連 接 、 列 連 接 、直 接 連 接 圖 35 邏輯單元結構圖 CYLONEII 系列 FPGA 器件內部的存儲器是 以 M4k 存 儲器塊的形式按列排列的，每個 M4k 存儲器塊的大 小為 4608bit。實現(xiàn)許多數(shù)字信號處理運算如濾波、快速傅里葉變換、卷積、解相關等。 硬件描述語言 VHDL 硬件描述語言 (HDL， Hardware Description Language)是 EDA技術的重要組成部分，常用的硬件描述語言有 VHDL， Verilog， ABEL等， VHDL是 EDA技術的主流硬件描述語言之一，也是設計所采用的硬件描述語言 【 18】 。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準化硬件描述語言。除了含有許多硬件特征的語句外， VHDL的風格和語法十分類似于一般的計算機高級語言。 應用 VHDL進行工程設計的優(yōu)點是多方面的，具體如下： (1)支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述：描述形式可以是結構描述，也 可以是行為描述，或二者兼而有之。也就是在遠離門級的較高層次上進行模擬，使設計一者在設計早期就能對整個設計項目的結構和功能的可行性做出決策。 (4)用 VHDL完成的一個確定的設計項目，在 EDA工具軟件的支持下，編譯器將VHDL所表達的電路功能自動地轉換為文本方式表達的基本邏輯元件連接圖 一網(wǎng)表文件。正是因為 VHDL的硬件描述與具體的工藝技術和硬件結構無關， VHDL的設計項目的目標硬件器件具有廣闊 的選擇范圍，其中包括各系列的 GPLD， FPGA及各種門陣列器件。 Analysis Tool（ FDATOOL）就可以看到如圖 41 的 FDATOOL 界面。 圖 42 沖激系數(shù)輸出對話框 保存并關閉當前窗口回到工作空間，在命令區(qū)輸入 Num回車，出現(xiàn)以下圖 圖 43 輸出在 Matlab中的沖激系數(shù) 對 FIR 濾波器系數(shù)進行量化，也就是整數(shù)化， 在剛才的命令區(qū)繼續(xù)輸入 round (Num*2048),可得到濾波器整數(shù)為，然后換為二進制補碼： h(0)=h(15)=82=FAEH h(1)=h(14)=77=FB6H h(2)=h(13)=35=FDDH h(3)=h(12)=44=FD4H h(4)=h(11)=149=F6FH h(5)=h(10)=259=EFDH h(6)=h(9)=351=EA1H h(7)=h(8)=403=E6DH FIR 濾波器的 FPGA實現(xiàn) 模塊劃分 自頂向下的實現(xiàn)方法， FIR 濾波器的 模塊劃分：輸入模塊（包括移位寄存器模塊，加法與地址碼形成模塊）、查找表模塊樹狀移位加法器模塊、控制模塊和包含參數(shù)的程序包。它主要由并 /串轉換單元、移位 寄存器單元和數(shù)據(jù)的預相加單元組成。 查找表模塊，查找表模塊的功能是對輸入模塊產(chǎn)生的地址碼對應成輸出值。在圖形編輯模式下輸入ALTPLL 就可以 看到如 圖 45（ a） 所示的界面，設置設計所需的參數(shù)就可以實現(xiàn)分頻。 程序代碼見附錄。 移位寄存器單元的 VHDL 代碼見附錄。設計采用并行移位加法，提高了執(zhí)行速度，但付出了硬件資源的大量消耗代價。如果一種仿真時輸出如 圖 46所示的波形，可知 y2[23 downto 16]的 位置上都不存在數(shù)據(jù)。 S2：根據(jù)地址碼對 應 LUT函 數(shù)值 ； S2狀 態(tài)在查找表模塊完成的。 所謂流水線技術是針對連續(xù)輸入數(shù)據(jù)流的系統(tǒng)而言的。 5 FIR 濾波器的系統(tǒng)仿真驗證 圖 51 移位寄存器仿真圖 圖 52 加法與地址碼形成單元仿真圖 圖 53 查找表模塊仿真圖 圖 54 樹狀累加器模塊仿真圖 圖 55 輸出模塊仿真圖 FIR 濾波器的系統(tǒng)仿真驗證 程序編譯通過之后的時序仿真對 FPGA 設計是十分重要的，仿真可以通過QuartusII 軟件集成的 Simulator Tool 完成。 用 Matlab 卷 積計算 并和 QuartusII 的仿真結果比較 ，如表 51所 示。 此圖表明，仿真結果 正確， 50kHz正弦波通過了 FIR濾 波器。 表 52結 果的比較，有 一 定的誤差，但不是很大。 圖 57 輸入 50kHz方波序列 X_in通過 FIR濾波器的 QuartusII仿真輸出 y序列 圖 58 Matlab輸入 50kHz方波序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖 圖 59 QuartusII輸入 50kHz方波序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖 表 52 輸入 50kHz方波序 列 x(n)的 Matlab卷積計算結果與 QuartusII的仿真結果比較 序號 輸入 x（ n） Matlab 計算結果 QuartusII 計算結果 0 22 3 2 1 22 11 11 2 22 19 19 3 22 23 23 4 22 23 23 5 22 24 22 6 22 21 21 7 22 12 12 8 22 12 12 9 22 46 45 10 204 113 113 11 204 180 180 12 204 214 213 13 204 214 213 14 204 204 204 15 204 199 201 16 204 204 203 17 204 214 213 18 204 214 213 19 204 180 180 ... ... ... ... FIR數(shù)字濾波器的濾波系數(shù)，輸入輸出序列值和運算過程中的中間結果，都是用有限字長的二進制表示。這種誤差主要包括三個方面 【 20】 ： （ 1） A/D 轉換器的量化誤差 A/D 轉換器用于將模擬信號轉換為一定位寬的數(shù)字信號。 （ 2）系數(shù)量化偏差 FIR 濾 波器在實際實現(xiàn)時，要對所有的濾波器系數(shù)進行量化以有限長的二進制碼表示。例如，在設計中，預相加模塊的輸入數(shù)據(jù)為 8 位，為保證結果正確性，需要先擴展一位符號位，然后再相加，得到 9位的結果，而我們需要的是 8位字 長的結果，所以需要截取高8 位，也就是將預相加模塊的輸出結果縮小 2 倍，使得數(shù)據(jù)精度隨之減小。 附錄 一、預處理 library ieee。輸入 clk : in std_logic。中間信號 signal b:std_logic。139。(not X_in(6))amp。(not X_in(2))amp。 else temp=X_in。 buma=temp。 entity delay is 延時 port ( X_in : in std_logic_vector(7 downto 0)。 end delay。 then a15=a14； a14=a13； a13=a12； a12=a11； a11=a10； a10=a9； a9=a8； a8=a7； a7=a6； a6=a5； a5=a4； a4=a3； a3=a2； a2=a1； a1=a0； a0=X_in； end if； end process； end one； 三、加法與地址碼形成單元 VHDL 代碼如下： library ieee。 輸入預加和地址碼產(chǎn)生 entity Address is port( a0,a1,a2,a3,a4,a5,a6,a7: in std_logic_vector(7 downto 0)。地址輸出 end Address。a8)。a9)。 b3=(a3(0)amp。a4)+(a12(0)amp。a13)。 b7=(a7(0)amp。event and clk=39。b5(0)amp。b1(0)amp。b5(1)amp。b1(1)amp。b5(2)amp。b1(2)amp。b5(3)amp。b1(3)amp。b5(4)amp。b1(4)amp。b5(5)amp。b1(5)amp。b5(6)amp。b1(6)amp。b5(7)amp。b1(7)amp。b5(8)amp。b1(8)amp。 end arc。 end FIR_ROM1。 when 0010=m:=xfb3。 when 0110=m:=xf90。 when 1010=m:=xf87。 when 1110=m:=xf64。 return m。 use 。