【文章內(nèi)容簡(jiǎn)介】 ==1)// {P2=0x0b。P0=num1[shuzi[3]]。delay(1)。// } // if(flag==2)// {P2=0x0d。P0=num1[shuzi[0]]。delay(1)。// } // if(flag==3)// {P2=0x0e。P0=num1[shuzi[1]]。delay(1)。// } }//**************************dht11測(cè)試某塊*************************************// void start()//開(kāi)始信號(hào){dht=1。delay1()。//主機(jī)發(fā)出8us高電平，開(kāi)始信號(hào)開(kāi)始發(fā)出 dht=0。delay(25)。// 主機(jī)把總線拉低必須大于18msDHT11能檢測(cè)到起始信號(hào)dht=1。//delay1()。//以下三個(gè)延時(shí)函數(shù)差不多為24usdelay1()。delay1()。2040us}uchar receive_byte()//接收一個(gè)字節(jié) 8位// {uchar i,temp。for(i=0。i{while(!dht)。//等待4050us的低電平開(kāi)始信號(hào)結(jié)束delay1()。//開(kāi)始信號(hào)結(jié)束之后延時(shí)26us28usdelay1()。delay1()。temp=0。//時(shí)間為26us28usif(dht==1)temp=1。//如果26us28us39。039。數(shù)據(jù)為39。139。while(dht)。//39。039。為26us28us39。139。為70us} data_byte//data_byte|=temp。//接收每一位的數(shù)據(jù)，相或保存數(shù)據(jù)return data_byte。}void receive()//接收數(shù)據(jù)// {uchar T_H,T_L,R_H,R_L,check,num_check,i。start()。//開(kāi)始信號(hào)//調(diào)用開(kāi)始信號(hào)子函數(shù)dht=1。//主機(jī)設(shè)為輸入判斷從機(jī)DHT11響應(yīng)信號(hào)if(!dht)//判斷從機(jī)是否有低電平響應(yīng)信號(hào)// {while(!dht)。//判斷從機(jī)發(fā)出 40us 的低電平響應(yīng)信號(hào)是否結(jié)束//while(dht)。//判斷從機(jī)發(fā)出 40us 的高電平是否結(jié)束 如結(jié)束則從機(jī)進(jìn)入發(fā)送數(shù)據(jù)狀態(tài)，主機(jī)進(jìn)入數(shù)據(jù)接收狀態(tài)數(shù)//兩個(gè)while語(yǔ)句加起來(lái)就是DHT11的響應(yīng)信號(hào)R_H=receive_byte()。//濕度高位調(diào)用接受一個(gè)字節(jié)的子函R_L=receive_byte()。//濕度低位T_H=receive_byte()。//溫度高位T_L=receive_byte()。//溫度低位check=receive_byte()。//校驗(yàn)位//結(jié)束信號(hào)dht=0。//當(dāng)最后一bit數(shù)據(jù)接完畢后主機(jī)拉低電平50us// for(i=0。idelay1()。dht=1。//總線由上拉電阻拉高進(jìn)入空閑狀態(tài)num_check=R_H+R_L+T_H+T_L。if(num_check==check)//判斷讀到的四個(gè)數(shù)據(jù)之和是否與校驗(yàn)位相同{RH=R_H。RL=R_L。TH=T_H。TL=T_L。check=num_check。}shuzi[0]=RH/10。shuzi[1]=RH%10。shuzi[2]=TH/10。shuzi[3]=TH%10。} }void main()//主函數(shù)模塊// { while(1)//進(jìn)入死循環(huán){receive()。//接收數(shù)據(jù)display()。} }第四篇：EDA課程設(shè)計(jì)考試序號(hào)：28自動(dòng)打鈴系統(tǒng)設(shè)計(jì)說(shuō)明書(shū)學(xué) 生 姓 名：周文江學(xué)號(hào)：14112502521專(zhuān) 業(yè) 班 級(jí)：1102報(bào)告提交日期：湖 南 理 工 學(xué) 院 物 電 學(xué) 院目錄一、題目及要求簡(jiǎn)介……………3 …………………3 ……………3二、設(shè)計(jì)方案說(shuō)明……………3三、系統(tǒng)采用器件以及模塊說(shuō)明………3 …………4 ………4 …………5四、各部分仿真結(jié)果………5五、調(diào)試及總結(jié)………6六、參考文獻(xiàn)……7七、附錄………7一、題目及要求簡(jiǎn)介設(shè)計(jì)題目設(shè)計(jì)一個(gè)多功能自動(dòng)打鈴系統(tǒng)總體要求簡(jiǎn)介① 基本計(jì)時(shí)和顯示功能（24小時(shí)制顯示），包括： ； ：888888 ② 能設(shè)置當(dāng)前時(shí)間(含時(shí)、分)③ 能實(shí)現(xiàn)基本打鈴功能，規(guī)定：06:00起床鈴，打鈴5s二、設(shè)計(jì)方案說(shuō)明本次設(shè)計(jì)主要采用Verilog HDL硬件描述性語(yǔ)言、分模塊法設(shè)計(jì)的自動(dòng)打鈴系統(tǒng)。由于這次用的開(kāi)發(fā)板提供的是50M晶振。首先要對(duì)時(shí)鐘進(jìn)行分頻，當(dāng)計(jì)時(shí)到2FA_F07F時(shí)完成1s分頻，通過(guò)計(jì)時(shí)到60s產(chǎn)生分鐘進(jìn)位信號(hào)，再通過(guò)60分鐘產(chǎn)生時(shí)鐘進(jìn)位信號(hào)。最后通過(guò)6個(gè)寄存器對(duì)時(shí)分秒進(jìn)行鎖存最終輸出到8個(gè)數(shù)碼管上完成顯示。當(dāng)顯示時(shí)鐘和默認(rèn)鬧鐘時(shí)鐘相等時(shí)，驅(qū)動(dòng)打鈴模塊。通過(guò)key_mode,key_turn,key_change查看鬧鐘，時(shí)鐘顯示，調(diào)整時(shí)鐘。三、系統(tǒng)采用器件以及模塊說(shuō)明：：下如圖框統(tǒng)系：本次系統(tǒng)設(shè)計(jì)采用的FPGA芯片是Alter公司生產(chǎn)的Cyclone II EP2C8Q208C8。該芯片是208個(gè)管腳，138個(gè)IO，并且具有兩個(gè)內(nèi)部PLL，而且內(nèi)嵌乘法器，8K的邏輯門(mén)，資源相當(dāng)豐富。完成這次自動(dòng)打鈴系統(tǒng)的設(shè)計(jì)總共消耗250個(gè)LE單元，22個(gè)IO口，131個(gè)寄存器。經(jīng)過(guò)綜合后，本系統(tǒng)最高能實(shí)現(xiàn)145M的運(yùn)行速度。通過(guò)Quartus II 軟件觀察到內(nèi)部的RTL圖如下(1)分頻部分分頻器的作用是對(duì)50Mhz的系統(tǒng)時(shí)鐘信號(hào)進(jìn)行分頻，得到頻率為1hz的信號(hào)，即為1S的計(jì)時(shí)信號(hào)。(2)按鍵部分按鍵key_mode0為顯示計(jì)時(shí)，1為鬧鐘顯示，2為調(diào)整時(shí)間。按鍵key_turn—0為調(diào)整小時(shí)，1為調(diào)整分鐘。按鍵key_change—每按一次加1(3)計(jì)時(shí)部分通過(guò)sec_L,sec_H,min_L,min_H,hour_L,hour_H 6個(gè)寄存器對(duì)時(shí)分秒進(jìn)行鎖存然后送入數(shù)碼管顯示(4）鬧鐘模塊當(dāng)設(shè)定的鬧鐘時(shí)間和數(shù)碼管上顯示的時(shí)間相等時(shí)驅(qū)動(dòng)鬧鐘，完成打鈴，持續(xù)時(shí)間5s。（5）數(shù)碼管顯示模塊顯示模塊是由8個(gè)位選8個(gè)段選構(gòu)成的顯示模塊，利用人眼的余暉效果完成動(dòng)態(tài)掃描，顯示時(shí)間。四、各部分仿真結(jié)果測(cè)試文件如下：module clock_tb。reg sysclk，rst_b。reg key_mode,key_turn,key_change。wire buzzer。wire [7:0] led_sel,led_data。clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data))。initial begin sysclk = 139。b1。rst_b = 139。b0。//復(fù)位信號(hào)30 rst_b = 139。b1。end always 10 sysclk = ~sysclk。//輸入的系統(tǒng)時(shí)鐘，20ns的周期 endmodule五、調(diào)試及總結(jié)本次課程設(shè)計(jì)總共花費(fèi)了四天左右的時(shí)間，設(shè)計(jì)了自動(dòng)打鈴系統(tǒng)。通過(guò)這次的設(shè)計(jì)更加熟悉了對(duì)EDA技術(shù)的了解和認(rèn)識(shí)，在中也發(fā)現(xiàn)許多不足的地方。使用了自頂而下的設(shè)計(jì)方法，使得設(shè)計(jì)更加的簡(jiǎn)單和明了。在調(diào)試過(guò)程中，有些代碼的設(shè)計(jì)不規(guī)范性，導(dǎo)致時(shí)序相當(dāng)緩慢，甚至編譯綜合都會(huì)報(bào)錯(cuò)。在不斷的修改下，發(fā)現(xiàn)時(shí)序電路和組合邏輯最好分開(kāi)寫(xiě)，這樣便于查錯(cuò)，和修改代碼。畢竟Verilog HDL語(yǔ)言不同于C語(yǔ)言，不能以軟件的思想來(lái)設(shè)計(jì)，而是要利用電路的思想來(lái)編程，這樣可以更好的節(jié)省資源，使得時(shí)序也比較的簡(jiǎn)單明了。在以后的學(xué)習(xí)及程序設(shè)計(jì)當(dāng)中，我們一定要倍加小心，在程序出現(xiàn)不正常運(yùn)行的情況下要耐心調(diào)試，盡量做到精益求精。最后通過(guò)這次EDA方面的課程設(shè)計(jì)，提高了我們對(duì)EDA領(lǐng)域及通信電路設(shè)計(jì)領(lǐng)域的認(rèn)識(shí)，有利于培養(yǎng)我們?cè)谕ㄐ烹娐稥DA方面的設(shè)計(jì)能力。有利于鍛煉我們獨(dú)立分析問(wèn)題和解決問(wèn)題的能力。六、文獻(xiàn)參考[1].王金明、左自強(qiáng) 編，《EDA技術(shù)與Verilog設(shè)計(jì)》科學(xué)出版社 [2].杜慧敏、李宥謀、趙全良 編，《基于Verilog的FPGA設(shè)計(jì)基礎(chǔ)》 西安電子科技大學(xué)出版社 [3].韓彬 編，《從零開(kāi)始走進(jìn)FPGA世界》杭州無(wú)線電愛(ài)好者協(xié)會(huì)出版社 七、附錄（實(shí)物圖及源碼）module clock(//Inputsysclk,rst_b,key_mode,key_change,key_turn，//Outputbuzzer,led_sel,led_data)。input sysclk,rst_b。//sysclkglobal system clock,rst_bglobal reset signal input key_mode。//mode clock function input key_turn。//choose adjust minute or hour input key_change。//count add 1