eda電子鐘課程設計(編輯修改稿)
2025-07-22 06:34 本頁面
【文章內容簡介】 use 。use 。 entity clock is port( SA: in std_logic。 SB: in std_logic。 SC: in std_logic。 SD: in std_logic。 clk1: in std_logic。 dout: buffer std_logic_vector(23 downto 0)。 seg_data:out std_logic_vector(7 downto 0)。 seg_:out std_logic_vector(3 downto 0)。 beep: out std_logic led:out std_logic_vector(3 downto 0) )。end entity clock。architecture rtl of clock is ponent t_s is port(en,clk,clr:in std_logic。 dout:buffer std_logic_vector(7 downto 0)。 c:out std_logic)。 end ponent。 ponent t_h is port(en,clk,clr:in std_logic。 dout:buffer std_logic_vector(7 downto 0) )。 end ponent。 ponent segmain is port(clk,reset_n:in std_logic。 datain:in std_logic_vector(15 downto 0)。 seg_data:out std_logic_vector(7 downto 0)。 seg_:out std_logic_vector(3 downto 0))。 end ponent。 ponent ring is port( en: in std_logic。 clk: in std_logic。 clk500: in std_logic。 clk1k:in std_logic。 beep:out std_logic)。 end ponent。 ponent haoin is port(din,clk:in std_logic。 dout:out std_logic)。 end ponent。 ponent naoling is port (h,m:in std_logic_vector(7 downto 0)。 clk4hzh,clk4hzm:in std_logic。 sys_en,sys_rst:in std_logic。 h_o,m_o: out std_logic_vector(7 downto 0)。 beep:out std_logic)。 end ponent。 signal reg_h:std_logic_vector(7 downto 0)。 signal reg_m:std_logic_vector(7 downto 0)。 signal reg_s:std_logic_vector(7 downto 0)。 signal reg_m_s:std_logic_vector(7 downto 0):=X59。 signal reg_m_m:std_logic_vec
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