eda課程設(shè)計(jì)--頻率計(jì)(編輯修改稿)
2025-07-12 15:35 本頁面
【文章內(nèi)容簡介】 時鐘信號 ENA:IN STD_LOGIC。 使能端 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。輸出計(jì)數(shù)結(jié)果 COUT:OUT STD_LOGIC)。 輸出信號用于進(jìn)位 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說明書 VIII END ENTITY CNT10。 ARCHITECTURE behav OF CNT10 IS BEGIN process(RST,ENA,FX) variable CQI :STD_LOGIC_VECTOR(3 downto 0)。定義變量 CQI begin if (RST = 39。139。) then CQI:=(others =39。039。)。 elsif(FX39。EVENT and FX = 39。139。) then 在時鐘信號 FX的上升沿 if ENA=39。139。 then 使能端為 1，讓信號從 09進(jìn)行計(jì)數(shù) if CQI9 then CQI:= CQI+1。 COUT=39。039。 elsif CQI=9 then CQI:=(others =39。039。)。COUT=39。139。超出 9時進(jìn)位 END IF。 ELSIF ENA=39。039。 THEN CQI:=(others =39。039。)。使能端置 0輸出為 0 END IF。 end if。 OUTY= CQI。 end process。 END behav。 十進(jìn)制加法計(jì)數(shù)器的仿真 如下圖所示： 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說明書 IX 總結(jié)與致謝 本實(shí)驗(yàn)設(shè)計(jì)的是四位十進(jìn)制頻率計(jì)，利用測頻控制電路、 4 位鎖存器、 4 位計(jì)數(shù)器和十進(jìn)制的計(jì)數(shù)加法器幾個模塊完成了我所要的設(shè)計(jì)。實(shí)現(xiàn)的功能是：在測頻控制電路給的 1HZ 的測頻信號下，計(jì)數(shù)器對待測頻率的周期進(jìn)行計(jì)數(shù)，再由鎖存器鎖存，最終通過外部的數(shù)碼管將待測頻率的頻率數(shù)值顯示出來。 通過本次設(shè)計(jì)實(shí)驗(yàn)我也學(xué)到了很多東西，剛開始時不知道如何下手，通過翻書、上網(wǎng)查資料找到了一些相關(guān)知識才開始做 實(shí)驗(yàn)。在實(shí)驗(yàn)的進(jìn)行中也出現(xiàn)了很多問題，比如說編譯出現(xiàn)了很多錯誤，經(jīng)過我仔細(xì)的排查和修改后，最終使得編譯完全正確了，這讓我有一點(diǎn)成就感，同時也使我對此充滿了興趣，做得就更加認(rèn)真了，努力把很多沒弄懂的問題都想清楚了，做完本次設(shè)計(jì)實(shí)驗(yàn)后真的收獲頗豐。 在本次課程設(shè)計(jì)過程中，王濤老師、楊紅娟老師給與了我很大的幫助，在此表示由衷的感謝！ 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說明書 X 參考文獻(xiàn) [1] 黃仁欣． EDA 技術(shù)實(shí)用教程．北京：清華大學(xué)出版社， 2021 [2] 潘松， 黃繼業(yè)． EDA 技術(shù)與 VHDL．北京：清華大學(xué)出版社， 2021 [3] 江國強(qiáng)編著． EDA 技術(shù)與應(yīng)用（第三版）． .北京：電子工業(yè)出版社， 2021 [4] 夏宇聞編著． Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)教程． .北京：北京航空航天大學(xué)出版社， 2021 [5] 周祖成，程曉軍，馬卓釗編著．?dāng)?shù)字電路與系統(tǒng)教學(xué)實(shí)驗(yàn)教程．北京：科學(xué)出版社， 2021 [6] 周潤景，蘇良碧．基于 Quartus II 的數(shù)字系統(tǒng) Verilog HDL 設(shè)計(jì)實(shí)例詳解．北京：電子工業(yè)出版社， 2021 [7] (美國 )Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松． Verilog HDL 數(shù)字設(shè)計(jì)與綜合（第 2 版）．北京：電子工業(yè)出版社， 2021 [8] 云創(chuàng)工作室． Verilog HDL 程序設(shè)計(jì)與實(shí)踐．北京：人民郵電出版社， 2021 [9] 劉福奇，劉波． Verilog HDL 應(yīng)用程序設(shè)計(jì)實(shí)例精講．北京：電子工業(yè)出版社， 2021 [10] 張延偉，楊金巖，葛愛學(xué)． verilog hdl 程序設(shè)計(jì)實(shí)例詳解．北京：人民郵電出版社， 2021 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說明書 XI 附錄 library ieee。 use 。 use 。 entity plj is port(fb,clk,rst:in std_logic。 k1,k2,k3,k4:in std_logic。 g1,g2,g3,g4,g5:out std_logic。
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