【文章內(nèi)容簡(jiǎn)介】 結(jié)合，這種一體化的設(shè)計(jì)有利于獲得前所未有的高性能系統(tǒng)； 軟件模擬仿真后下載到 FPGA 制成了專用 IC，設(shè)計(jì)者可以很直觀地測(cè)試其邏輯功能及性能指標(biāo)。 利用 FPGA 這些優(yōu)點(diǎn)，選擇合適的 FPGA 芯片，用戶就能輕而易舉地設(shè)計(jì)自己的“計(jì)算機(jī)”和“數(shù)字系統(tǒng)”。 通過在 FPGA 上產(chǎn)生隨機(jī)序列這個(gè)實(shí)驗(yàn)，可以深入的了解 FPGA 的開發(fā)原理以及隨機(jī)序列的工作原理。 4 2 FPGA 簡(jiǎn)介 FPGA 器件的應(yīng)用狀況與發(fā)展趨勢(shì) 隨著半導(dǎo)體工藝及 EDA 技術(shù)的飛速發(fā)展， FPGA 的應(yīng)用在通信、消費(fèi)電子、汽車、存儲(chǔ)、服務(wù)器、工業(yè)、航空和國防等領(lǐng)域日益滲透和拓寬。幾乎可以說已涉及到社會(huì)的各個(gè)方面，而數(shù)字信號(hào)處理是 FPGA應(yīng)用的重要領(lǐng)域。實(shí)現(xiàn)以 FPGA為核心的數(shù)字信號(hào)處理自動(dòng)化和機(jī)電設(shè)備及科學(xué)儀器儀表的現(xiàn)代化，是我國信息產(chǎn)業(yè)技術(shù)進(jìn)步的重要內(nèi)容，是降低能源及原材料消耗、提高產(chǎn)品質(zhì)量及性能、增強(qiáng)國際競(jìng)爭(zhēng)能力縮短產(chǎn)品上市時(shí)間的重要技術(shù)進(jìn)步手段。 EDA技術(shù)是以 Electronic Design Automation(電子設(shè)計(jì)自動(dòng)化 )的縮寫 EDA技術(shù)就是以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，根據(jù)硬 件描述語言 HDL 完成的設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、不局限、仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和變成下載等工作。 EDA 主要包括 FPGA 器件、硬件描述語言 HDL 和 EDA 工具軟件三大部分。電子設(shè)計(jì)自動(dòng)化技術(shù)是 21 世紀(jì)電子設(shè)計(jì)領(lǐng)域中最重要的技術(shù)之一。 EDA 技術(shù)是 20 世紀(jì) 90 年代初從 CAD(電子輔助設(shè)計(jì) )、 CAM(計(jì)算機(jī)輔助制造 )/CAT(計(jì)算機(jī)輔助工程 )的概念發(fā)展而來的?？删幊踢壿嬈骷陨鲜兰o(jì) 70 年出現(xiàn)以來，已有了很普遍的應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來極大的靈活性。 20 世紀(jì)末世 界上最大的變化就是全球市場(chǎng)的形成。全球市場(chǎng)導(dǎo)致競(jìng)爭(zhēng)空前激烈，促使企業(yè)必須加快新產(chǎn)品投放市場(chǎng)時(shí)間（ Time to Market）、改善質(zhì)量（ Quality）、降低成本 (cost)以及完善服務(wù)體系（ Service）、這就是企業(yè)的 。由于可編程邏輯器可以通過軟件編程對(duì)其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切給數(shù)字系統(tǒng)的設(shè)計(jì)帶來了革命性的變化?？v觀可編程邏輯器件的發(fā)展史，他在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計(jì)手段等方面的每一次進(jìn)步都為現(xiàn)代化電子設(shè)計(jì)技術(shù)革命與發(fā) 展提供了不可或缺的強(qiáng)大動(dòng)力。 5 可編程邏輯器件的門類較多。先后發(fā)展出 PLA、 LAL、 GAL、 EPLD、 FPGA和 CPLD 等類型。事實(shí)上期中的 FPGA 和 CPLD 日益成為基本主導(dǎo)形式，這已成為半導(dǎo)體器件行業(yè)的共識(shí)。與其他可編程邏輯器件相比， FPGA 和 CPLD 在結(jié)構(gòu)工藝集成度、功能熟速度和靈活性方面都有很大的該機(jī)和提高。 CPLE 是指基于乘積項(xiàng)技術(shù) FLASH 工藝的 PLD， FPGA 是指基于查找表技術(shù)、 SRAM 工藝的PLD。 CPLD 與 FPGA 由于各自的特點(diǎn)與優(yōu)勢(shì)，使得二者在可編程邏輯器件技術(shù)的競(jìng)爭(zhēng)中并駕齊驅(qū)，成為兩支領(lǐng)導(dǎo)可編程器件技術(shù)發(fā)展的主要力量。 對(duì)于用戶而言， CPLD 與 FPGA 的內(nèi)部結(jié)構(gòu)確實(shí)不同，東隨著技術(shù)的發(fā)展，一些廠家陸續(xù)推出了一些新的 CPLD 和 FPGA，這些產(chǎn)品逐漸模糊了 CPLD 和FPGA 的區(qū)別。因此也很難準(zhǔn)確定義沒個(gè)型號(hào)到底屬于這兩種類型中的哪一種。因此在實(shí)際應(yīng)用中，用戶無需深究兩者的區(qū)別，習(xí)慣上都把他們叫做 FPGA。 FPGA 主要用于工業(yè)、農(nóng)業(yè)、教學(xué)和科學(xué)研究中的實(shí)時(shí)信號(hào)處理和過程控制?，F(xiàn)在一些重要的消費(fèi)電子產(chǎn)品（如移動(dòng)通信設(shè) 備和數(shù)字電視）和科學(xué)儀器儀表（如示波器和生物醫(yī)學(xué)儀器）將 FPGA 作為解決方案的越來越多。 綜上所述， FPGA 技術(shù)是一類跨世紀(jì)的高新技術(shù)，應(yīng)用廣泛，發(fā)展前景良好，因此，相信以 FPGA 為基礎(chǔ)的高新能數(shù)字系統(tǒng)將成為主流。 FPGA 概述 FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array）的簡(jiǎn)稱，與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽 略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。 CPLD/PGFA 幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡(jiǎn)單的 74 電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB 完成以后，利用CPLD/FPGA 的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用CPLA/FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得 CPLA/FPGA 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā) 6 展，同時(shí)也大大推動(dòng)了 EDA 軟件和硬件描述語言 HDL 的進(jìn)步。 FPGA 開發(fā)編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。 CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。編程語言主要有 VHDL 和 Verilog兩種硬件描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx 的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方 工具（如 FPGA Express、 Modelsim、 Synposys SVS 等）。具體的設(shè)計(jì)輸入方式有以下幾種： 語言方式。 HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。 。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述 3 種形式。有的軟件 3 種輸入方法都支持，如 ActiveHDL。 MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原 理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。一般大都使用成熟的 IP 核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到 HDL語言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利 用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。 FPGA 開發(fā)流程 HDL(Hardware Design Language)和原理圖是兩種常用的數(shù)字硬件電路描述 7 方法， HDL 設(shè)計(jì)法具有更好的可移植性、通用性和模塊劃分與重用性的特點(diǎn)，在目前的工程設(shè)計(jì)中被廣泛使用。所以，我們?cè)谑褂?FPGA 設(shè)計(jì)數(shù)字電路時(shí)，器開發(fā)流程是基于 HDL 的。 FPGA 開發(fā)流程圖： Register Transfer Level 寄存器傳輸級(jí) Tools: HDL 編譯器 , Text Editor Block amp。 Symbol (QuartusⅡ ) Presynthesis Simulation Tools: ModelSim Synopsys VCS , Active HDL Tools: Assignment Editor (QuartusⅡ ) Pin Planner (QuartusⅡ ) Settings Tools :Synplify Synplify Pro Synopsys DC Analysis amp。 Synthesis(QuartusⅡ ) Tools: Synopsys DC, PrimeTime ModelSim Simulation (QuartusⅡ ) Tools : Fitter (QuartusⅡ ) Tools: Timing Analyzer (Quartus II) 設(shè)計(jì)修改 Design Modification 需求定義（功能定義） Design Specification RTL 級(jí) HDL 描述 RTL Design Lntry 功能仿真（前仿真） RTL Simulation 布局布線 Place amp。 Routc 綜合 Synthesis 門級(jí)仿真（綜合后仿真） Gate Level Simulation 管腳分配與設(shè)計(jì)約束 Assign Ping amp。 Scttings 時(shí)序 /時(shí)延分析 Timing Analysis 配置與下載 Configuration Download 8 Tools: ByteBlasterⅡ (QuartusⅡ ) 圖 FPGA 開發(fā)流程圖 1）定義 (功能定義 ) 設(shè)計(jì)和實(shí)現(xiàn)一個(gè)系統(tǒng)的第一步，是明確整個(gè)系統(tǒng)的性能指標(biāo)，然后進(jìn)一步將系統(tǒng)功能劃分為可實(shí)現(xiàn)的具體功能模塊，同時(shí)明確各模塊的功能與基本時(shí)序，還可大致確定模塊間的接口，如時(shí)鐘、讀寫信號(hào)、數(shù)據(jù)流和控制信號(hào)等。 2） RTL 級(jí) HDL 描述 RTL 級(jí)（寄存器傳輸級(jí)）指不關(guān)注寄存器和組合邏輯的細(xì)節(jié)（如使用了多少邏輯門、邏輯門的連接拓?fù)浣Y(jié)構(gòu)等），通過描述寄存器到寄存器之間的邏輯功能的HDL 設(shè)計(jì)方法。 RTL 級(jí)比門級(jí)更抽象，同時(shí)也更簡(jiǎn)單和高效。 RTL 級(jí)的最大特點(diǎn)是可以直接用綜合工具將其綜合為門級(jí)網(wǎng)表。 RTL 級(jí)設(shè)計(jì)直接決定著系統(tǒng)的功能和效率。我們使用的 HDL 語言是 verilog。 3）功能仿真（前仿真） 功能仿真也稱綜合前仿真，器目的是驗(yàn)證 RTL 級(jí)描述是否與設(shè)計(jì)意圖一致。為了提高效率，功能仿真需要建立 testbench ,器測(cè)試激勵(lì)一般使用行為級(jí) HDL 語言描述。 4）管腳分配與設(shè)計(jì)約束 無論是 RTL級(jí)還是門級(jí)的 HDL設(shè)計(jì)方法，在實(shí)現(xiàn)該邏輯是都需要與實(shí)踐的 FPGA芯片先匹配。管腳分配是指設(shè)計(jì)文件的輸入輸出信號(hào)指定到器件的某個(gè)管腳，設(shè)計(jì)此管腳的電弧標(biāo)準(zhǔn)、電流強(qiáng)度等。設(shè)計(jì)約束是指設(shè)計(jì)的時(shí)序約束和在綜合、布線布局階段附加的約束等。 5)綜合 將 RTL 級(jí) HDL 語言翻譯成由與、或、非、門等基本邏輯單元組成的門級(jí)連接（網(wǎng)表），并根據(jù)設(shè)計(jì)目標(biāo)與要求（約束條件）優(yōu)化所生成的邏輯連接，輸出門級(jí)網(wǎng)表文件。 6）門級(jí)仿真（綜合后仿真） 在綜合后通過仿真來檢查綜合結(jié)果是否與原設(shè)計(jì) 一致。一般。綜合后仿真和功能仿真的測(cè)試激勵(lì)相同。由于綜合工具日益完善，在目前的 FPGA 設(shè)計(jì)中，這一步驟被省略掉。 9 7）布線布局 布線布局就是使用綜合后的網(wǎng)編文件，將工程的邏輯與時(shí)序要求與器件的可用資源匹配。也可以簡(jiǎn)單地將布線布局理解為對(duì) FPGA 內(nèi)部查找表和寄存器資源的合理配置，那么‘布局’可以被理解挑選可實(shí)現(xiàn)設(shè)計(jì)網(wǎng)表的最優(yōu)的資源組合‘布線’就是將這些查找表和寄存器資源以最優(yōu)方式連接起來 。 8）時(shí)序 /時(shí)延分析 通過時(shí)序 /分析獲得布局布線后系統(tǒng)的延時(shí)信息，不僅包括延時(shí)，而且還有實(shí)際的布線延時(shí)。時(shí)序 /時(shí)延分析的時(shí)序仿真是最標(biāo)準(zhǔn)的，能較好地反應(yīng)芯片的實(shí)踐工作情況，同時(shí)發(fā)現(xiàn)時(shí)序違規(guī)（ Timing Violation），即不滿足時(shí)序約束條件器件固有時(shí)序規(guī)則（建立時(shí)間、保持時(shí)間）的情況。 9）配置與下載 通過編程器（ programmer）將布局布線后的配置文件下載文件至 FPGA 中，對(duì)其硬件進(jìn)行編程。配置文件一般為 .pof或 .sof 文件格式，下載方式包括 AS（主動(dòng)）、PS(被動(dòng) )、 JTAG(邊界掃描 )等方式。 硬件設(shè)計(jì)意識(shí) RTL 設(shè)計(jì)其實(shí)就是用語言的方式去描述硬件電路行為的過程。這同一般的軟件設(shè)計(jì) 有很大的區(qū)別，因?yàn)閷?duì)于很多的軟件代碼，硬件電路是無法實(shí)現(xiàn)的（即無法綜合，從語言到硬件電路的解析過程稱為綜合）。我們只能使用綜合的代碼結(jié)構(gòu)來實(shí)現(xiàn)我們所需的行間電路。 首先，我們需要建立硬件設(shè)