【文章內容簡介】 結合，這種一體化的設計有利于獲得前所未有的高性能系統(tǒng)； 軟件模擬仿真后下載到 FPGA 制成了專用 IC，設計者可以很直觀地測試其邏輯功能及性能指標。 利用 FPGA 這些優(yōu)點，選擇合適的 FPGA 芯片，用戶就能輕而易舉地設計自己的“計算機”和“數字系統(tǒng)”。 通過在 FPGA 上產生隨機序列這個實驗，可以深入的了解 FPGA 的開發(fā)原理以及隨機序列的工作原理。 4 2 FPGA 簡介 FPGA 器件的應用狀況與發(fā)展趨勢 隨著半導體工藝及 EDA 技術的飛速發(fā)展， FPGA 的應用在通信、消費電子、汽車、存儲、服務器、工業(yè)、航空和國防等領域日益滲透和拓寬。幾乎可以說已涉及到社會的各個方面，而數字信號處理是 FPGA應用的重要領域。實現以 FPGA為核心的數字信號處理自動化和機電設備及科學儀器儀表的現代化，是我國信息產業(yè)技術進步的重要內容，是降低能源及原材料消耗、提高產品質量及性能、增強國際競爭能力縮短產品上市時間的重要技術進步手段。 EDA技術是以 Electronic Design Automation(電子設計自動化 )的縮寫 EDA技術就是以計算機為工具，在 EDA 軟件平臺上，根據硬 件描述語言 HDL 完成的設計文件自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、不局限、仿真，直至對于特定目標芯片的適配編譯、邏輯映射和變成下載等工作。 EDA 主要包括 FPGA 器件、硬件描述語言 HDL 和 EDA 工具軟件三大部分。電子設計自動化技術是 21 世紀電子設計領域中最重要的技術之一。 EDA 技術是 20 世紀 90 年代初從 CAD(電子輔助設計 )、 CAM(計算機輔助制造 )/CAT(計算機輔助工程 )的概念發(fā)展而來的?？删幊踢壿嬈骷陨鲜兰o 70 年出現以來，已有了很普遍的應用，為數字系統(tǒng)的設計帶來極大的靈活性。 20 世紀末世 界上最大的變化就是全球市場的形成。全球市場導致競爭空前激烈，促使企業(yè)必須加快新產品投放市場時間（ Time to Market）、改善質量（ Quality）、降低成本 (cost)以及完善服務體系（ Service）、這就是企業(yè)的 。由于可編程邏輯器可以通過軟件編程對其硬件的結構和工作方式進行重構，使得硬件設計可以如同軟件設計那樣方便快捷。這一切給數字系統(tǒng)的設計帶來了革命性的變化?？v觀可編程邏輯器件的發(fā)展史，他在結構原理、集成規(guī)模、下載方式、邏輯設計手段等方面的每一次進步都為現代化電子設計技術革命與發(fā) 展提供了不可或缺的強大動力。 5 可編程邏輯器件的門類較多。先后發(fā)展出 PLA、 LAL、 GAL、 EPLD、 FPGA和 CPLD 等類型。事實上期中的 FPGA 和 CPLD 日益成為基本主導形式，這已成為半導體器件行業(yè)的共識。與其他可編程邏輯器件相比， FPGA 和 CPLD 在結構工藝集成度、功能熟速度和靈活性方面都有很大的該機和提高。 CPLE 是指基于乘積項技術 FLASH 工藝的 PLD， FPGA 是指基于查找表技術、 SRAM 工藝的PLD。 CPLD 與 FPGA 由于各自的特點與優(yōu)勢，使得二者在可編程邏輯器件技術的競爭中并駕齊驅，成為兩支領導可編程器件技術發(fā)展的主要力量。 對于用戶而言， CPLD 與 FPGA 的內部結構確實不同，東隨著技術的發(fā)展，一些廠家陸續(xù)推出了一些新的 CPLD 和 FPGA，這些產品逐漸模糊了 CPLD 和FPGA 的區(qū)別。因此也很難準確定義沒個型號到底屬于這兩種類型中的哪一種。因此在實際應用中，用戶無需深究兩者的區(qū)別，習慣上都把他們叫做 FPGA。 FPGA 主要用于工業(yè)、農業(yè)、教學和科學研究中的實時信號處理和過程控制。現在一些重要的消費電子產品（如移動通信設 備和數字電視）和科學儀器儀表（如示波器和生物醫(yī)學儀器）將 FPGA 作為解決方案的越來越多。 綜上所述， FPGA 技術是一類跨世紀的高新技術，應用廣泛，發(fā)展前景良好，因此，相信以 FPGA 為基礎的高新能數字系統(tǒng)將成為主流。 FPGA 概述 FPGA 是現場可編程門陣列（ Field Programmable Gate Array）的簡稱，與之相應的 CPLD 是復雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現原理略有不同，所以有時可以忽 略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。 CPLD/PGFA 幾乎能完成任何數字器件的功能，上至高性能 CPU，下至簡單的 74 電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設計一個數字系統(tǒng)。通過軟件仿真可以事先驗證設計的正確性，在 PCB 完成以后，利用CPLD/FPGA 的在線修改功能，隨時修改設計而不必改動硬件電路。使用CPLA/FPGA 開發(fā)數字電路，可以大大縮短設計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。這些優(yōu)點使得 CPLA/FPGA 技術在 20 世紀 90 年代以后得到飛速的發(fā) 6 展，同時也大大推動了 EDA 軟件和硬件描述語言 HDL 的進步。 FPGA 開發(fā)編程原理 硬件設計需要根據各種性能指標、成本、開發(fā)周期等因素，確定最佳的實現方案，畫出系統(tǒng)框圖，選擇芯片，設計 PCB 并最終形成樣機。 CPLD/FPGA 軟件設計可分為兩大塊：編程語言和編程工具。編程語言主要有 VHDL 和 Verilog兩種硬件描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx 的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方 工具（如 FPGA Express、 Modelsim、 Synposys SVS 等）。具體的設計輸入方式有以下幾種： 語言方式。 HDL 既可以描述底層設計，也可以描述頂層的設計，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項目最后所能達到的性能與設計人員的水平、經驗以及綜合軟件有很大的關系。 ?？梢苑譃殡娐吩韴D描述，狀態(tài)機描述和波形描述 3 種形式。有的軟件 3 種輸入方法都支持，如 ActiveHDL。 MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原 理圖方式描述比較直觀和高效，對綜合軟件的要求不高。一般大都使用成熟的 IP 核和中小規(guī)模集成電路所搭成的現成電路，整體放到一片可編程邏輯器件的內部去，所以硬件工作速度和芯片利用率很高，但是但項目很大的時候，該方法就顯得有些繁瑣；狀態(tài)機描述主要用來設計基于狀態(tài)機思想的時序電路。在圖形的方式下定義好各個工作狀態(tài)，然后在各個狀態(tài)上輸入轉換條件以及相應的輸入輸出，最后生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內部。由于狀態(tài)機到 HDL語言有一種標準的對應描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利 用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關系。這種輸入方式最后所能達到的工作速度和芯片利用率也是主要取決于綜合軟件。 FPGA 開發(fā)流程 HDL(Hardware Design Language)和原理圖是兩種常用的數字硬件電路描述 7 方法， HDL 設計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設計中被廣泛使用。所以，我們在使用 FPGA 設計數字電路時，器開發(fā)流程是基于 HDL 的。 FPGA 開發(fā)流程圖： Register Transfer Level 寄存器傳輸級 Tools: HDL 編譯器 , Text Editor Block amp。 Symbol (QuartusⅡ ) Presynthesis Simulation Tools: ModelSim Synopsys VCS , Active HDL Tools: Assignment Editor (QuartusⅡ ) Pin Planner (QuartusⅡ ) Settings Tools :Synplify Synplify Pro Synopsys DC Analysis amp。 Synthesis(QuartusⅡ ) Tools: Synopsys DC, PrimeTime ModelSim Simulation (QuartusⅡ ) Tools : Fitter (QuartusⅡ ) Tools: Timing Analyzer (Quartus II) 設計修改 Design Modification 需求定義（功能定義） Design Specification RTL 級 HDL 描述 RTL Design Lntry 功能仿真（前仿真） RTL Simulation 布局布線 Place amp。 Routc 綜合 Synthesis 門級仿真（綜合后仿真） Gate Level Simulation 管腳分配與設計約束 Assign Ping amp。 Scttings 時序 /時延分析 Timing Analysis 配置與下載 Configuration Download 8 Tools: ByteBlasterⅡ (QuartusⅡ ) 圖 FPGA 開發(fā)流程圖 1）定義 (功能定義 ) 設計和實現一個系統(tǒng)的第一步，是明確整個系統(tǒng)的性能指標，然后進一步將系統(tǒng)功能劃分為可實現的具體功能模塊，同時明確各模塊的功能與基本時序，還可大致確定模塊間的接口，如時鐘、讀寫信號、數據流和控制信號等。 2） RTL 級 HDL 描述 RTL 級（寄存器傳輸級）指不關注寄存器和組合邏輯的細節(jié)（如使用了多少邏輯門、邏輯門的連接拓撲結構等），通過描述寄存器到寄存器之間的邏輯功能的HDL 設計方法。 RTL 級比門級更抽象，同時也更簡單和高效。 RTL 級的最大特點是可以直接用綜合工具將其綜合為門級網表。 RTL 級設計直接決定著系統(tǒng)的功能和效率。我們使用的 HDL 語言是 verilog。 3）功能仿真（前仿真） 功能仿真也稱綜合前仿真，器目的是驗證 RTL 級描述是否與設計意圖一致。為了提高效率，功能仿真需要建立 testbench ,器測試激勵一般使用行為級 HDL 語言描述。 4）管腳分配與設計約束 無論是 RTL級還是門級的 HDL設計方法，在實現該邏輯是都需要與實踐的 FPGA芯片先匹配。管腳分配是指設計文件的輸入輸出信號指定到器件的某個管腳，設計此管腳的電弧標準、電流強度等。設計約束是指設計的時序約束和在綜合、布線布局階段附加的約束等。 5)綜合 將 RTL 級 HDL 語言翻譯成由與、或、非、門等基本邏輯單元組成的門級連接（網表），并根據設計目標與要求（約束條件）優(yōu)化所生成的邏輯連接，輸出門級網表文件。 6）門級仿真（綜合后仿真） 在綜合后通過仿真來檢查綜合結果是否與原設計 一致。一般。綜合后仿真和功能仿真的測試激勵相同。由于綜合工具日益完善，在目前的 FPGA 設計中，這一步驟被省略掉。 9 7）布線布局 布線布局就是使用綜合后的網編文件，將工程的邏輯與時序要求與器件的可用資源匹配。也可以簡單地將布線布局理解為對 FPGA 內部查找表和寄存器資源的合理配置，那么‘布局’可以被理解挑選可實現設計網表的最優(yōu)的資源組合‘布線’就是將這些查找表和寄存器資源以最優(yōu)方式連接起來 。 8）時序 /時延分析 通過時序 /分析獲得布局布線后系統(tǒng)的延時信息，不僅包括延時，而且還有實際的布線延時。時序 /時延分析的時序仿真是最標準的，能較好地反應芯片的實踐工作情況，同時發(fā)現時序違規(guī)（ Timing Violation），即不滿足時序約束條件器件固有時序規(guī)則（建立時間、保持時間）的情況。 9）配置與下載 通過編程器（ programmer）將布局布線后的配置文件下載文件至 FPGA 中，對其硬件進行編程。配置文件一般為 .pof或 .sof 文件格式，下載方式包括 AS（主動）、PS(被動 )、 JTAG(邊界掃描 )等方式。 硬件設計意識 RTL 設計其實就是用語言的方式去描述硬件電路行為的過程。這同一般的軟件設計 有很大的區(qū)別，因為對于很多的軟件代碼，硬件電路是無法實現的（即無法綜合，從語言到硬件電路的解析過程稱為綜合）。我們只能使用綜合的代碼結構來實現我們所需的行間電路。 首先，我們需要建立硬件設